Параллельный дешифратор

П 9) (И) СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 3(51) 6 . 1 ПИСАН БРЕТ ТЕЛЬСТВ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ С. 3, Авторское свидетельство СССРВ 798997 кл. 0 11 С 8/00 28.12,78(54)(57) ПАРАЛЛЕЛЬНЫЙ ДЕШИфРАОР,содержащий квазистатический элеент ИЛИ-НЕ,;выход которого соединен с первым входом элемента И-НЕ, выход которого соединен с первым управляющим входомэлемецта ИЛИ-НЕ и является выходом дешифратора, второй управляющий вход элемента ИЛИ-НЕ является управляющим входом дешифратора, информационные входы элемента ИЛИ-НЕ являются ин. - формационными входами дешифратора,отличающийся тем, что с целью повышения быстродействия, он содержит первый и второй инверторы, причем вход первого инвертора соединен с вторым управляющим входом элемента ИЛИ-НЕ, третий . управляющий вход которого соединен с выходом первого инвертора и вхо-. дом второго инвертора выход ко- " фе торого соединен с вторым входом элемента И-НЕ,25 65 Изобретение относится к .вычислительной технике и электронике и может быть использовано при построении микромощныхинтегральных запоминающих устройств(ЗУ). на дополняющих МДП-транзисторах,Известны ячейки для построенияпараллельного дешифратора наодноканальных МДП-транзисторахстатического и динамического типа,представляющие собой логические10элементы ИЛИ-НЕ или И-НЕ, состоящие из параллелъной группы транзисторов и нагрузочного транзистора, на отношение размеров которыхналоженоограничение (11 и(2). 15Однако дешифраторы построенные ,на основе таких ячеек, потребляют.значительную мощность в статическом режиме и непригодны для ЗУ надополняющих МДП"транзисторах.Наиболее близкой к изобретениюявляется ячейка параллельногодешифратора, содержащая квазистатический логическийэлемент ИЛИНЕ (И-НЕ) с информационными иуправляющими входами, логическийэлемент И .с задержкой, в которойвыход квазистатического элементаИЛИ-НЕ подключен к первому входуеэлемента И-НЕ, а его первый управ,ляющий вход - к выходу элемента,И-НЕ, второй управляющий вход соединей с вторым входом элемента И,.и с задержкой подключен к второй.шине управления, первый выход.логического элемента И с задержкой 35подключен к первой шине управления, а выход этого элемента - к вто.рому входу логического элементаИ-НЕ. На шины питания всех элементов ячейки подаются постоянные40потенциалы (3),Недостатком известной ячейкипараллельного дешифратора является наличие ограничений на фазовые соотношения между сигналами на управляющих входах, а так- .,же на величину задержки сигнала И,в. результате чего снижается быстро-,действие дешифратора и процентвыхода годных. Кроме того, известная схема параллельного дешифратора критична к разбросу параметровтранзисторов, в результате чегоона имеет. небольшой диапазон рабОтоспособности при воздействии различных дестабилизирующих факторовЦель изобретения - повышениебыстродействия.Поставленная цель достигаетсятем, что в параллельный дешифратор,содержащий квазистатический элемент ИЛИ-НЕ, выход которого соединен .с первым управляющим входомэлемента ИЛИ-НЕ и является выходом.дешифратора, второй управляющийвход элемента ИЛИ-НЕ является управляющим входом дешифратора,информационные входы элемента ЙЛИ-,НЕ являются информационными входами дешифратора, введены первыйи второй инверторы, причем входпервого инвертора соединен с вторым управляющим входом элементаИЛИ-НЕ, третий управляющий входкоторого соединен с выходом первого инвертора и входом второгоинвертора, вход которого соединен .с вторым входом элемента И-НЕ..На фиг,1 представлена функциональ.ная схема предлагаемого дешифратора; на фиг.2 - принципиальнаяэлектрическая схема квазистатическрго элемента ИЛИ-НЕ,Дешифратор содержит квазистатический элемент ИЛИ-НЕ 1, выходкоторого соединен с первым входом элемента И-НЕ, выход которогосоединен с первым управляющимвходом элемента ИЛИ-НЕ и является выходом 3 дешифратора. Второй управляющий вход элементаИЛИ-НЕ является управляющим входом4 дешифратора. Информационные вхо"ды элементы ИЛИ-НЕ являются информационными входами 5 дешифратора.Вход первого инвертора б соединенс вторым управляющим входом элемен-.та ИЛИ-НЕ 1, выход которого соеди"нен с выходом первого инвертора би входом второго инвертора 7, выходкоторого соединен с вторым входомэлемента И-НЕ.Элемент ИЛИ-НЕ содержит группу,параллельно соединенных транзисторов 8, затворы которых являются инфор.мационными входами элемента, истокиобъедийены и являются третьим управ.ляющим входом элемента, стоки объединены и являются выходом элемента, а также соединены с стоками нагрузочных транзисторов 9 и 10, истокикоторых соединены с шиной 11 питания, а затворы являются соответственно первым и вторьж управляющим входами элемента ИЛИ-НЕ,Параллельный дешифратор работаетследующим образом.В исходном состоянии (режимхранения) строб-сигнал на входе инвертора б соответствует уровню логического О, в результате чего навыходе первого инвертора б и третьем.управляющем входе элемента ИЛИ-НЕнапряжение соответствует логической1 и такое же, как и на его второй шине питания. Нагрузочный транзистор 9 в элементе ИЛИ-НЕ открыти потенциал на выходе этого элемента соответствует логической ф 1независимо от кода адресного сигна"ла на логических входах 5. Элементне потребляет мощность в статичес-ком состоянии. На первом входе элемента И"НЕ потенциал соответцтвует;Заказ .3028/62 Тир ВНИИПИ Государственн по делам изобрет 113035 Москва,Ж, Рауш.592 подо комитета СССРий и открытийкая наб., д 4/ исное. илиал ППП 1 Патент, г. Ужгород, ул. а логической Ф 1 на втором - логическому 0 ф, в результате чего на выходе этогоэлемента 3, на первом управляющем входе элемента 1 потенциал способствует логической1. Второй нагрузочный транзистор 10 в элементе ИЛИ-НЕ 1 закрыт.В режиме разрешенйя на вход 4 подается строб-сигнал, который соответствует логической 11, в результате чего на выходе первого инвертора потенциал соответствует логическому 01 - включено, питание элемента ИЛИ-НЕ 1. На выходе второго инвертора 7, и на втором входе элемента И-НЕ 2 потенциал соответствует логическбй .1 - разрешающий сигнал. Нагрузочные транзисторы 9 и 10 в элементе ИЛИ-НЕ 1 закрыты. В случае, если на всех входах 5 потенциалы соответствуют логическому 1 О (ячейка выбрана), на выходе элемента ИЛИ-НЕ 1 и первом входе элемента . И-НЕ сохраняется (вдинамическом режиме) потен.циал, соответствующий логической 1. На выходе 3 элемнты И"НЕ 2 появляется сигнал выборки, соответствующий логическому 0 ф, и вто. - рой нагрузочный.транзистор 10 в элементе 1 открывается, поддерживая уровень логической.ф 11 ф 1 на его стоке..;В случае, если наодном из выходов 5 потенциал соответствует логической ф 1 (ячейка не выбрана), после установления на входе 4 сигнала логической 1 фф на выходе квазистатического элемента ИЛИ-НЕ устанавливается потенциал, соответствующий логическому ,фОф, причем он .устанавливается раньше, чем сигнал логической . 11 на выходе второго инвертора 7 (на величину.эадержкй,этого элемента) . В результате этого на выходе элемента И-НЕ 2 сохраняется потенциал логической1 - отсутствие выборки.При переключении в исходноесостояние потенциал на входе 4переключается на логический фО,в результате чего на выходе второго инвертора 7 и втором входе 10 элемента И-НЕ. 2 устанавливаетсязапрещающий сигналлогического .0, а на выходе элементаИЛИ-НЕ 1 - разрешающий сигнал логической 1. Причем первый:из них (5 должен установиться раньше, чемвторой, Это условие обеспечиваетсясоответствующим выбором размеровнагрузочного транзистора в элементе ИЛИ-НЕ 1 и размеров транзисторовв инверторах 6 и 7. Повышение быстродействия в пред-.лагаемой ячейке дешифратора достигается следующим. В схеме известногодешифратора имеется логический эле-, 25 мент с задержкой, наличие которогосвязано с необходимостью обеспечения синфазности работы узлов дешифратора. Для обеспечения нормальнойработы дешифратора при разбросе ха- ЗО рактеристик компонентов схемы в условиях серийного производства задерж.ку логического элемента выбираютдостаточно большой и приблизительноравной суммарной задержке остальных 35 каскадов схеьы. Схема предлагаемогодешифратора обладает более высоКиу,:быстродействием,так как не содержитлогических элементов с задержкой иее быстродействие определяется толь О ко суммойсобственных задержек каскадов дешифратора.