Устройство для людификации адреса электронных вычислительных машин

217726 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ етельстваЗависимое от авт. Кл. 42 птз, 9/ аявлено 21 Х,1966 ( 1077663/26 кирисоединением зая МПК Ст 06 оритет Комитет по деламбретеиий и открытий публиковано 07 т 1 Л ата опубликования ДК 681.326,33, Бюллетень16 исания 2.И 11.1968 при Совете Министр СССРвторобретен А, И, Сапожко тральный научно-исследовательский и проектно-технологически институт организации и техники управления явител ЛЯ МОДИФИКАЦИИ АДРЕСА ЭЛЕКТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН ТРОЙСТ Известны устроиства для модификации адреса электронных вычислительных машин, содержащие сумматор, регистры и блок управления.Предлагаемое устройство отличается от известного тем, что в нем выходы регистра младших разрядов модификатора подсоединены к первому входу одноразрядного сумматора, ко второму входу которого подключены выходы регистра относительного адреса, выход одноразрядного сумматора соединен со входами регистра относительного адреса и со счетным входом счетчика старших разрядов модификатора, а выходы блока управления подсоединены к управляющим входам регистра относительного адреса, регистра младших разрядов модификатора и одноразрядного сумматора,Такая схема устройства позволяет сократить время работы сумматора.На чертеже представлена блок-схема устройства для модификации адреса операнда или команды в электронной вычислительноймашине.Регистр 1 предназначен для приема, хранения и выдачи относительного адреса операнда или команды, а также для накапливания и выдачи младшей части абсолютного адреса. Регистр 2 предназначен для приема, хранения и выдачи младших, перекрываемых относительным адресом, разрядов модификатора, старшие разряды которого хранятся в двоичном счетчике 3. Одноразрядный сумматор 4 предназначен для сложения перекрываемых 5 разрядов относительного адреса и модификатора. Управление записью и считыванием регистров 1 и 2 счетчика 3, а также выдачей сигнала +1 на счетчик 3 из сумматора 4 и запуск сумматора на сложение осуществля ются схемой 5,В регистре 1 хранится относительный адрес.В регистре 2 хранятся младшие разряды мо- дификатора, а в счетчике 3 - старшие, Младшие разряды относительного адреса, не пере крываемые модификатором, остаются без из.менения. В соответствии с сигналами управления со схемы 5 соответствующие разряды модификатора и относительного адреса подаются с регистров 1 и 2 на сумматор 4. Ре зультат суммирования отправляется в тотразряд регистра 1, из которого перед этим производилось считывание, Процесс повторяется до тех пор, пока не будет произведено сложение всех разрядов относительного адре са с соответствующими разрядами модификатора, т, е. не будет сформирована младшая часть относительного адреса в регистре 1.Схема б выдает сигнал считывания значения переноса с сумматора 4 на счетный вход 30 счетчика 8, после чего сумматор свободен217726 Составитель А. А. Плащиехред Р. М, Новикова Редактор Горшкова Корректоры; В. В, Крылова и А, П. ВасильеваЗаказ 2033/3ЦНИИПР Комит Тираж 530 етений и открытий прЦентр, пр. Серова, д. 4 Подписноеовете Министров СССР елам изо Москва,фин, пр. Сапунова ип и может использоваться для других целей. После окончания переносов в счетчике 3 в регистре 1 и счетчике 8 хранится действительный адрес операнда или команды. Предмет изобретенияУстройство для модификации адреса электронных вычислительных машин, содержащее регистр относительного адреса, регистр млад. иих разрядов модификатора, счетчик стар. ших разрядов модификатора, одноразрядный сумматор и блок управления, отличающееся тем, что, с целью сокращения времени работы сумматора, в нем выходы регистра младших разрядов модификатора подсоединены к первому входу одноразрядного сумматора, ко второму входу которого подключены выходы 5 регистра относительного адреса, выход одноразрядного сумматора соединен со входами регистра относительного адреса и со счетным входом счетчика старших разрядов модификатора, а выходы блока управления подсое динены к управляющим входам регистра относительного адреса, регистра младших разрядов модификатора и одноразрядного сумматора,