Одноразрядный адаптируемый четверичный сумматор

105 310 2 и с вторыми входами четвертого ипятого элементов ИЛИ, выход второгоэлемента И соединен с четвертым входом первого элемента ИЛИ и с третьимивходами второго, четвертого и пятого элементов ИЛИ, выход пятого элемента И соединен с четвертыми, входами второго, третьего, четвертого ипятого элементов ИЛИ, выходы первого,второго, третьего, четвертого и пятого элементов ИЛИ являются .соответственно первым, вторым, третьим, четвертым и пятым выходами резервногопереноса сумматора, первый, второй,третий, четвертый, пятый, шестрй,Изобретение относится к автоматике и вычислительной технике и мо-,жет быть применено при разработкенадежных узлов обработки цифровойинформации. 5Известны сумматоры, предназначенные для суммирования несколькихмногоразрядных разрядных чисел, содержащие несколько ступеней суммиро-вания, шифраторы, узлы формированияпереносов Я и 2 Д .Сумматоры применяются при построении матричных умножителей для суммирования частичных произведений иобладают большой сложностью и низким 5быстродействием, обусловленным применением метода многоступенчатой обработки.Наиболее близким к изобретениюявляется одноразрядный четвергичныйсумматор, содержащий пять элементов 20НЕ, тринадцать . элементов И и пять элементов ИЛИ Я .Недостаток известного сумматоразаключается в том, что выход из строя любого элемента схемы приводит. к по тере устройством работоспособности, что существенно отражается на надежности устройств, использующих в своей структуре такой сумматор.Цепью изобретения является повы шение надежности сумматора за счет возможности сохранения его работоспособности при наличии любой логической неисправности любого элемента схемы устройства. 35Поставленная цель достигается тем, что в одноразрядный адаптируемый четвертичный сумматор, содержащий пять элементов И и пять элементов ИЛИ, введены семнадцать элементов 40 равнозначности, причем прямой вход старшего разряда первого операнда сумматора соединен с первыми входаседьмой, восьмой и девятый управляющие входы перекоммутации соединены соответственно с третьим входом седьмого элемента равнозначности, с вторыми входами пятого и пятнадцатого элементов равнозначности, с первыми вторым входами шестнадцатого, первым и вторым входами семнадцатогоэлементов равнозначности и первымвходом пятого элемента И, выходы шес тнадцатого и семнадцатого элементов разнозначности соединены соответственно с вторым и третьим входами пятого элемента И. 2ми первого, второго и третьего элементов равнозначности, с первыми входами первого и второго элементов И, прямой вход. младшего разряда первого операнда сумматора соединен с первы ми входами четвертого и пятого элементов равнозначности, с вторыми входами первого элемента равнозначности и второго элемента И, прямой вход старшего разряда второго операнда сумматора соединен с первым, входом третьего элемента И и вторым входом первогоэлемента И, прямой вход млад" шего разряда второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыми входами шестого, седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соединен с первыми входами девятого, десятого и одиннадцатого элементов равнозначности, с вторыми входами четвертого, шестого, седьмо го й восьмого элементов И, элементов равнозначности, инверсный вход младшего разряда первого операнда соединен с третьим входом шестого и с вторым входом второго элементов равнозначности, инверсный вход старшего разряда второго операнда сумматора соединен с первым входом двенадцатого и вторым входом третьего элементов равнозначности, инверсный вход младшего разряда второго операнда сумматора соединен с вторыми входами девятого и десятогоэлементов равнозначности, выходы первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого элементов равнозначности соединены соответственно с первым входом три-, надцатого элемента равнозначности, с вторым входом третьего элемента И,с третьим входом четвертого элемента И, с вторым входом одиннадцатоГоэлемента равнозначности, с первымвходом четырнадцатого элемента равнозначности, с вторыми входами три"надцатого и четырнадца.:;го элементовравнозначности, с третьими входамипервого, второго и третьего элементов И и с выходами младшего и стар"шего разрядов суммы сумматора, -выходчетырнадцатого элемента равнбзначносги соединен с первым входом пятнадцатого элемента равнозначности, выход которого является резервным выходом суммы сумматора, выход третьего элемента И соединен с первыми вхо дами первого, второго, третьего ичетвертого элементов ИЛИ, выход четвертого элемента И соединен с вторымивходами, первого, второго и третьегоэлементов ИЛИ и с первым входом пятого элемента ИЛИ, выход первого элемента И соединен с третьими входамипервого и третьего элементов ИП 1 ис вторыми входами четвертого и пятогоэлементов ИЛИ, выход второго элемента 25И соединен с четвертым входом первогоэлемента ИЛИ и с третьими входами "второго, четвертого и пятого элементов ИЛИ, выход пятого элемента И соединен с четвертыми входами второго,третьего, четвертого и пятого элементов ИЛИ, выходы первого, второго,третьего, четвертого и пятого элементов ИЛИ являются соответственно первым, вторым, третьим, четвертым и нятым выходами резервного переноса сум-Зматора, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый управляющие входы перекоммутации соединены соответственнос третьим входом седьмого элемента 40равнозначности, с вторыми входами пятого и пятнадцатого элементов равнозначности с первым и вторым входамишестнадцатого, первым и вторым входами семнадцатого элементов равнозначности и первым входом пятого элемента И, выходы шестнадцатого и семнадцатого элементов равнозначности соединены соответственно с вторым и третьими. входами пятого элемента И,Ва чертеже изображена схема устройства.Устройство содержит информационные входы 1-29, на которые поступаютсигналы Х 1-Х 5 либо их инверсии, приэтом Х 1 и ХЗ. являются старшими,разрядами четверйчных цифр операндов,Х 2 и Х 4 - младшими разрядами четве ричиых цифр операндов, Х 5 - сигналпереноса из предыдущего четверичногоразряда,На управляющие входы 30-37 устройства в соответствии с алгоритмом функционирования в зависимости от состояния устройства - исправное или одно из неисправных) поступают сигналы 65 Х 1-Х 5 либо их инверсии, либо констан-,ты "0" или "1".Устройство содержит также выходы38-45, причем выходы 38-40 являютсявыходами, с которых снимается четверичная цифра суммы, а с выходов 41-45снимается сигнал переноса в следующий четверичный разряд, элементы 4662 равнозначности, элементы И б 3-67,элементы ИЛИ 68-72,Первые и вторые входы элементов56-60 равнозначности подключены кинформационным входам устройства, апервые и вторые входы элементов 61и 62 равнозначности подключены куправляющим входам устройства, выходы элементов 56 и. 57 равнозначности,элемента И 63, третий вход которогоявляется информационным входом устройства, а выход которого соединен с первыми входами элементов ИЛИ 68- 71, выходы 41-44 которых являются выходами блока; выход элемента 58 равнозначности подключен к первому входу элемента И 64, второй и третий входы которого соединены с информационными входами устройства, а вЫходсоединен с вторыми входами элементов ИЛИ 68-70 и с первым входом элемента ИЛИ 72, выход 45 которого является первым выходом блока; выход элемента 59 равнозначности соединен с первым входом элемента И 65, второй и третий входы которого соединены с информационными входами устройства, а выход - с третьими входами элементов ИЛИ 68 и 70 и с вторыми входами элементов ИЛИ 71 и 72; выход элемента 60 равнозначности соединен с первым входом элемента И 66, второй и третий входы которого являются информационными входами устрой.ства, а выход соединен с четвертым входом элемента ИЛИ 68 и с третьими входами элементов ИЛИ 69, 71 и 72, выходы элементов 61 и 62 равнозначности подключены к первому и второмувходам элемента И 67, третий вход которого является управляющим входом устройства, а выход соединен с четвертыми входами элементов ИЛИ 69-72. Первый и Второй входы элементов 46 и 48 равнозначности соединены синформационными входами устройства, с которыми соединены также первый, второй и третий входы элемента 47 равнозначности, первый и второй входы элемента 49 равнозначности и первый вход элемента 50 равнозначности, второй вход которого является управляющим входом устройствами выход элемента 46 равнозначности соединен с первым входом элемента 53 равнозначности, второй вход которого является информационным входом устройства, а выход - первым выходом 38105 3102 тттттттюеетюавтттютттю тЮтютювв е вааююююттЮююЮтЕюююю Значение Входсигнала Значение,сигнала Вход Значение сигнала Вход ю ю е Ф ае тт ев тютю 322 Х 4 Х 5 Х 4 Х 1 г Х 2 4 25 5 26 5 4 Х 28 3 Х 9 29 3 Х 20. 10 ю Ю ю а ее ю т е ее т в ев Ве ю в т еа ю ат е т ю Ю Фев т ю е Ю е ю55. блока, с которого снимается младший разряд четвертичной цифры суюв, выходы элементов 47 и 48 равнозначности соединены с первым и вторым входами элемента 51 равнозначности, выходкоторого соединен с первым входом элемента 54 равнозначности, второй вход которого является информационным входом устройства, а выход 39 является вторым выходом блока, с которого снимается старший разряд четвертичной цифры суюыр выход элемента 49 равнозначности, третий вход которого является управляющим входом устройства, соединен с первымееа ттт е еет еевттЮтей евевтееюе ет ее тее ета ее тютю еваеееевееаУстройство работает следующим образом.На информационные входы 1-29 . 4 .подаются суммируеьще четвертичные цифры и входящий сигнал переноса в соответствии с таблицей., В случае исправного состояиия устройства .знаю чения сигналов на управляющих входах,5 О ЗОт 37 безразлично, с выхода 38 сни- . мается значение младшего разряда четверичной цифры сумма, с выхода.39 - значение старшего разряда четверичной цифры суммы, с выхода 41 ее значение переноса в следующий четверичный разряд.При наличии неисправностей 46=0;46=1; 53=0; 53=1 Функция, соответствующая значению младшего разряда четверичной цифры суммы, снимается с 60 выхода 40, при подаче на входы 30 т 32 соответственно управляющих сигналов Х 4, Х 4 и Х 5, При наличии неисправностей 47=0; 48=0 ф 51=0; 54=0 ф 471 48=1; 51=1 функция старшего разряда 65 входом элемента 52 равнозначности, второй вход которого соединен с выходом элемента 50 равнозначности, а выход соединен с первым. входом элемента 55 равнозначности, втЬрой вход которого является управляющим входом устройства, а выход - третьим выходом 40 блока формирования сигналов чет"веричной суммы,. с которого в зависимости от сигналов упуавления могут сниматься как младший, так и стар-ший разряды четвертичной оуюаа,В таблице представлены значения сигналов, подающйхся на информаци-, онные входы. ю ее ю ее четверичной сумма реализуется на выходе 40 ри подаче на входы 30-32 управляющих сюналов соответственно . Х 2, Х 1, ХЗ.ри наличии неисправностей 56 0;57=0; 630; 680 ф, 561",57=1 ф,.631, 68=1 сигнал переноса в следующий четверичный разряд Формируется на выходе 45 прн подаче .иа управляквие входы 3337 соответственно сигналов Х 1, Х 2, ХЗ, Х 4 и Х 5. При наличии неисйравйостей 580; 64=0, 581; 641 сигнал переноса Формируется на выходе 44 при .подаче.на управляющие входы 33 т 37 соответственно сигналов Х 4, "1 ф, Х 5, Х 1 и ХЗ, При наличии неисправностей 59=0, 65=0; 59=1, 65=1 сигнал переноса Формируется на выходе. 42 прн подаче на управляющие входы 33-37 соответственно сигналов Х 1, ."1" ХЗ, Х 4 и Х 5. При наличии неисп-. равностей 60 0; 66=0; 60=1; 661 сигнал переноса формируется на выходе 43 при подаче на управляющие входы10 5 3102 33-37 соответственно сигналов Х 1, "1 ф, Х 2, Х 4 и Х 5. Наличие неисправностей элементов 69, 70, 71, 72, 61, 62, 67, 49, 50, 52 или 55 не изменяет порядок функционирования устройства в неисправном состоянии.Таким образом, предложенное устрой-, ство сохраняет работоспосббность при 7 В Зг 7 гвит(Юг Составитель И. Сигаловдактор О,Юрковецкая Техред И.Гайду Корректор А.ЗнмокосовТираж 706рственного комитета СССзобретений и открытийа, Ж, Раушская наб. ПодписиР. 4/5 ППП фПатент", г,ужгород,ул.Проектная и Заказ 8873/47ВНИИПИ Госупо делам113035, Мос наличии любой одиночной логическойнеисправности любого элемента схемы.Кроме того при наличии 1008 двойныхлогических неисправностей из 1404возможных устройств также сохраняетсяработоспособность при соетветСтвующемизменении сигналов управления.