160041

Номер патента: 782155

Опубликовано: 23.11.1980

Авторы: Андреев, Быстров, Душкин, Кот, Кремнев, Максимов, Снетков

МПК: H03K 13/24

Метки: двоичного, десятичный, код, кода, последовательного, преобразования

...переключателя 1 импульс третьего разряда последователь"ного двоичного кода через элемент 24поступает на вход линии 17 задержки,с первых четырех отводов которойсии".маются четыре параллельно-последовательных импульса и поступают на элемент 12, с выхода которого четырепоследовательных импульса через элемент 4 поступают на счетный вход счетчика 18 для заполнения первой декадысчетчика 18.60 Четвертый тактовый импульс перебрасывает переключатель 1 с третьегоположения в четвертое. С четвертоговыхода переключателя 1 снимается напряжение разрешения на элемент 5. На65 остальные элеМенты И выдается за782155 прет. Одновременно с четвертым тактовым импульсом импульс четвертого разряда последовательного двоичного кода ерез элемент 24 поступает на...

Номер патента: 1087982

Опубликовано: 23.04.1984

Авторы: Волков, Орлов, Шостак

МПК: G06F 5/02

Метки: двоичного, значного, значный, код, кода

...вход подготовки которого соединен с входомустановки сдвигающего регистра, вторыми входами первого и четвертогоэлементов ИЛИ и входом сброса пер вого счетчика, счетный вход второгосчетчика соединен с выходом второгоэлемента И, второй вход которогосоединен с единичным выходом триггера подготовки, выход первого эле мента ИЛИ соединен с нулевым входом первого триггера блокировки, еди -ничный вход которого соединен с входом разрешения записи преобразователя вход разрешения считывания которого соединен с первым входом четвертого элемента И, второй вход которого соединен с нулевым выходомвторого триггера блокировки, 1-ыевыходы первого и второго дешифрато Ров (1=1-И, где Н - максимальнаязначность входного и выходного кодов) соединены с...

Номер патента: 328448

Опубликовано: 01.01.1972

Авторы: Акушский, Амербаев, Кокорин, Рыков, Юдицкий

МПК: H03M 7/18

Метки: классов, код, кода, остаточных, полиадический, системы

...двоичный код остатка, записанный на входном регистре по соответствующе му основанию. Двоичные коды остатков с выходом запоминающих устройств 3 поступают на сумматоры 4 - 9, 11, 13 по соответствую 11-(х 1 епг, ",лл), =Лг)р, 1.(1 г (гг,По каждому К-ому столбцу перекодировки Х, л; Хг 1 е, . Х 1 е,гсуммируются по пгогг Р 1, с учетом переполнений, поступивших из предыдущего столбца, одновременно вырабатываЮтСя ПЕрЕПОЛНЕНИя За твгг Р 1 е дЛя уЧЕта ПрИ суммировании перекодировок в (К+1) столбце.В итоге по каждому столбцу будут получены цифры искомого полиадического кода: Х,; Х,; ; Х 1, Х, причем число переполнений за тогг Р при суммировании по последнему столбцу определит ранг (У) числа Лг. требуется получить полиадический код числа Уг1 Ч (Х 1...

Номер патента: 543934

Опубликовано: 25.01.1977

Авторы: Дивин, Емельянов, Корнилов

МПК: G06F 5/00

Метки: двоично-десятичного, двоичный, код, кода, последовательный

...двоичных разрядов с учетом суммы переноса при формировании предыдушихдвоичных разрядов, Первым тактом в каждом цикле производится сдвиг содержимого сумматора на один разряд вправо. Разрядность сумматора определяется из алгорит-ома и зависит только от разрядности преобразуемого двоично-десятичного кода,Например, для 5-разрядного двоично-десятичного кода емкость сумматора должнабыть равна 13, следовательно разрядностьравна 4, для 8-разрядного - 24, следовательно разрядность сумматора равна 5,ГГервым тактом, в первом цикле и в зависимости от знака преобразуемого кода сум;матор устанавливается в "нулевое" или же в "единичное" состояние через элементы И 5, 6, 7, Если преобразуемое числоФ еположительное, то через элемент И 5 проходит на...

Номер патента: 809154

Опубликовано: 28.02.1981

Автор: Червяков

МПК: G06F 5/02

Метки: классов, код, кодав, остаточных, полиадического, системы

...числа А по модулю Р,.Таким образом, на выходе преобразователя формируются сигналы, соответствующие представлению числа А в СОК.Если устройство реализовано на комбинационных элементах, то преобразование числа осуществляется за один такт при любом количестве модулей, при этом входы 13, 14 и 15 замкнуты (на чертеже показано пунктиром) и управляющий сигнал, соотг з зветствующий числам Яг, Яг, Яз поступает на вход 16.Если преобразователь реализован на интегральных схемах, то ему присуще простота и большая надежность. Время преобразования определяется суммарной задержкой сигнала в блоках 3, 8, 10 и 11.Пример. Пусть известно представление числа А в полиадическом .коде А= (1,0,2). Найти представление числа в СОК.На вход регистра...