Устройство для деления чисел

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 15 1)5 С 06 Р 7/52 ГОСУААРСТВЕННЦИПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР МИТЕТОТНРЫТИБРЕТЕН ОМУ К АВ н во СССР1976.СССР1985.ИЯ ЧИСЕЛк вычисл ти к быс вычисли ения -фиг. 5(54) УСТРОЙСТВО ДЛЯ ДЕЛЕН(57) Изобретение относитсятельной технике в частносродействующим электроннымтельным машинам. Цель иэо 2повышение быстродействия. Новым в устройстве, содержащем регистры де- . лимого 2, делителя 1 и накопления 3, сумматор 4, блок 6 формирования частичных произведений, блок 7 вычисления обратной величины и блок 5 управления, является введение блока 8 анализа остатка и блока 9 сдвига, наличие которых в устройстве позволило при вычислении частного уменьшить количество циклов, содержащих действия умножения и накопления,аналогично умножению с анализом разрядов множителя. 9 ил., 1 табл, 1 б 15 705. Юрков едак Заказ 398 ираж 5 Подписи Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина И Государственного коми 113035, Москставитель Е.Мурзихред М.Ходанич та по изобретениям и открытиям при ГКНТ Ж, Раушская наб., д. 4/51615705 Изобретение относится к вычислительной технике, в частности к , электронным цифровым вычислительным машинам.Целью изобретения является повышение быстродействия.В основу выполнения деления в предлагаемом устройстве положен метод, заключающийся в том, что нормализованные значения делимого С и делителя В предварительно умножаются на малоразрядное значение обратной величины делителя О, Тогда частное А можно представить в виде 151 АоА=- ---1-Е гдеА =С0;оЕ=1-В О. 20Процесс вычисления частного на основании (1) можно представить в виде повторяющихся циклов-(2 К)А = А+ Еа 2 30 Если в результате вычитания кода , не изменился, то зто означает,что истинное значение группы разрядов частного ао = а 1 о = аоо. Будемсчитать, что остаток (часть величины А;, расположенная правее группыа ;, ) в,этом случае является положительным. Признаком положительногоостатка является отсутствие заема 40из группы а во время вычитанияили при замене вычитания сложениемс дополнительным кодом наличие переноса в группу а . На следующем шаге в качестве множителя выбирается 45группа разрядов а и действия вцикле повторяются.Если в результате вычитания кода уменьшается на единицу, это означает, что истинное значение группы разрядов частного а оао= а о - 1, т.е. как бы величину 1 Евычли один лишний раэ, в результатечего возник отрицательный остаток.При замене вычитания сложением с дополнительным кодом признаком отрицательного остатка является отсутствиепереноса в группу ао . В этом случае в следующем цикле к отрицатель, -(1 к А,=А; +Е а;, 2 где а - группа иэ К разрядов частного с ьК-го до К(1+1)-1го; Оа;йг - 1,к= 0,1,2..Каждый из циклов (2) содержит действия перемножения на группу из Кразрядов, накопление частичйого про=изведения и сдвиг накопленной суммына К разрядов.Поскольку истинные значения а;неизвестны, то при определенных ус"ловиях в циклах (2) могут использоваться соответствующие группы разрядов а," величин АО,А 1, Ар где= 0,1,2 - номер величины А,",0,1,2 - номер группы из К разрядов величины А,Так, если значение Е находитсяв диапазоне-2Ей 0, (3) то в качестве множителя в циклах сположительным остатком выбираетсяпрямой код соответствующей группыа;, а в циклах с отрицательным остатком - ее обратный код. Для обеспечения выполнения условия (3) разрядность величины 0 должна составлять К + 1 разряд, причем ее диапа"эон изменения составляет 16 0-2.Чтобы снизить на единицу разрядность множителя, представим 0 в вще01 + 0(где 00 4. 1. Значения 0 могут быть легко определены при различных значениях К и В, причем выбор 0 может быть произведен на основе пяти дробных разрядов делителя В : СЬ по Ь (разряды Ьо и Ь 1 учитываются косвенно, так как их значения у нормализованного делителя всегда равны 0 и 1 соответственно).Перед началом основных циклов вычисления частного необходимо выполнить два дополнительных - для вычисления значений Ао и Е:Ао= С+С 0 9(4)Е ф 1 - (В + Вф 0 ). Основные циклы выполняются в соответствии с формулами (2). В первом цикле в качестве множителя берется код а и, так как Е й О, выполняется вычитание А = А- (Е ар 25 161 ному остатку необходимо прибавить величину Е (2 - 1 - а ) 2 (к- где (2 -- а) - обратные группы разрядов а .Если в результате этого сложения в группе а 11 возник перенос, это означает, что истинное значение группы разрядов частного а= а+ 1, очередной остаток является положительным и на следующем шаге надо про- . изводить вычитание. Если перенос в группу отсутствует, это означает, что а 1 = а 11, очередной остаток отрицателен и на следующем шаге должно вновь выполняться вычитание. В дальнейшем изложенные правила выбора знака операции и кода очередного множителя повторяются. Для запоминания факта наличия переноса в устройстве должен быть предусмотрен специальный триггер. При выполнении основных циклов, группы разрядов выбираются начиная со старших разрядов и далее в направлении убывания их весовт.е. процесс деления напоминает умножение начиная со старших разрядов. По аналогии с умножением перед каждым циклом может быть произведен анализ разрядов множителя, Если его несколько старших разрядов равны нулю при положительном остатке либо единице при отрицательном остатке, то код очередной величины А 1 (частное иФостаток) сдвигается на соответствующее количество разрядов, минуя действия перемножения и накопления.После выполнения сдвига производится анализ старших разрядов вновь полученного кода множителя, и в зависимости от их значения выполняется либо полный цикл, либо только сдвиг.Таким образом, благодаря использованию одновременно аппаратного и логического способов ускорения при вычислении частного общее количество действий перемножения и накопления может оказаться значительно меньшепо сравнению с вариантом использования только аппаратного способа ускорения.На фиг.1 представлена функциональ-. ная схема устройства; на Фиг. 2 - пример реализации блока управления;57056на фиг.З - функциональная схема счетчика циклов блока управления; на фиг.4 - пример реализации блока вычисления обратной величйны; на 5Фиг,5 - схема формирования младшихразрядов регистра делимого; на фиг.6пример реализации блока анализа остатка; на Фиг.7 - пример реализацииблока сдвига; на Фиг.8 - схема преобразователя множителя блока формирования частичных произведений; наФиг.9 - схема -го разряда преобразователя слагаемых блока формированиячачтичных произведений.Функциональные схемы приведеныприменительно к значению К = 3.Устройство (фиг.1) содержит регистр 1 делителя, регистр 2 делимо го, регистр 3 накопления, сумматор4, блок 5 управления, блок 6 Формирования частичных произведений, блок7 вычисления обратной величины, блок8 анализа остатка, блок 9 сдвига и 25 тактовый вход 1 О.Блок 5 управления (фиг.2) содержит распределители 11-14 импульсов,элементы ИЛИ 15-21, элементы И 22 и23, счетчик 24 циклов, дешифратор 30 3 4 С 45 50 25 и триггер 26Счетчик 24 циклон (фиг.3) содержит элементы ИЛИ 27-30, одноразрядные двоичные вычитатели 31 - 33,триггеры 34-36, счетчик 37, элемент11 Е 38,Блок 7 вычисления обратной величины (Фиг.4) содержит элемент 39 памяти и регистр 40.Схема формирования младших разрядов регистра 2 (фиг5) содержиттриггеры 41 - 43, элементы И-ИЛИ44 - 50, элементы И 51 и 52, элементы НЕ 53 - 57 и цепи 58 сдвига.Блок 8 анализа (фиг;6) содержитэлементы И-ИЛИ 59-64, элементыИЛИ 65 - 67 и элементы НЕ 68 и 69,Блок 9 сдвига (Ьиг.7) содержитэлементы И-ИЛИ 70 - 74, элемент ИЛИ75 и элементы И 76 - 79.Преобразователь множителя блока 6(Фиг,8) содержит элементы И-ИЛИ 80 -85, элементы И 86 - 88 и элементыНЕ 89-93. Каждый 1-й разряд преобразователя слагаемых (фиг.9) содержит элементы И-ИЛИ 94 - 97, элементы НЕ 93 и 99 и одноразрядный двоичный сумматор 100.Регистры 1 и 2 устройства являются п-разрядными, а третий регистр 35 10 15 20 25 30 35 40 45 50 55 содержит и+К разрядов, Регистры 2 и 3 содержат цепи сдвига влево на количество разрядов от 1 до 2 К.Кроме того, К младших разрядов регистра 2 содержат цепи прибавления и вычитания единицы. Регистр 1 может быть несдвиговым.Блок 7 вычисления обратной величины предназначен для определейия значения П .Сумматор 1 является (и+К)-разрядным сумматором комбинационного типа с распространением переноса, Сумма, тор 4 складывает коды поразрядных,сумм и переносов, поступающие из бло, ка б, результат записывается в ре, гистр 3.Блок 5 управления вырабатывает , управляющие сигналы. В блоке управления распределители 11-14 импульсоввырабатывают серии импульсов, управляющие соответственно выполнением циклов вычисления величины Е, вычисления величины А , определения группразрядов частного - полный основнои цикл, определения групп разря-дов частного - сокращенный основной цикл. Счетчик 24 (фиг,3) являетсявычитающим и при вычислении нужногоколичества разрядов частного устанавливается в нулевое состояние.Так как в устройстве может осуществляться сдвиг на разрядное количество разрядов (от 1 до б), то на счетчике 24 должно обеспечиваться одновременное вычитание соответствующегоколичества единиц. Текущий код счетчика хранится следующим образом: разряды с весами 2 О, 2 , 2- натриггерах 34 - 36, разряды с весами 2 и выше - в счетчике 37, На элементах ИЛИ 2 - 29 сигналы сдвигапреобразуются в двоичныйкод, подаваемый на входы вычитателей31 - 33, с выходов которых код разности записывается в триггеры 3436. Если при вычитании образуетсясигнал заема из старшего разряда,то он подается на старшую частьсчетчика 37 и уменьшает на единицусодержащийся в ней код. На элементеИЛИ 30 образуетсядизъюнкция содер-жимого разрядов старшей части счетчика 37 - сигнал Н, а на элементеНЕ 38 - его инверсия Н. Сигналы Н и 1 совместно с прямыми Ь, Ь,(, Ь и инверсными 1 О, Ь Ь выходами триггеров 34 - 36 подаются на дешифратор 25 блока 5 управления. ДешиФратор 25 вырабатывает сигналы:НЧЬ ЧЬ,Ч 1 з, НЧЬ ЧЬ, НЧЬ ЧЬ ЬН Ч Ь и Н Ч ЬЬ которые соответствуют тому, что код, содержащийсяв счетчике 24 не меньше 1.2,3,4,5 соответственно, а также сигналыНЬо, НЬЬЬ НЬЬЬ НЬЬ,Ь иНЬЬ,Ь , которые соответствуют равенству кода, содержащегося в счетчике24, соответственно 1, 2, 3, 4, 5.Распределитель 13 запускается всякийраз, когда выполняются три условия:в счетчике 24 содержится ненулевойкод, на выходе одного из распределителей 12 - 14 имеется единичный сигнал и очередной множитель нормализован. Первые два условия запускараспределителя 14 те же, что и распределителя 13, а третье условие имеет противоположное значение, т.е.очередной множитель должен быть ненормализован. Запуски распределителей 13 и 14 прекратятся, т,е. процесс деления закончится, когда сигнал НЧ 1 ЧЬ,Ч 1 О станет равным нулю.Элементы ИЛИ 16 - 21 предназначеныдля объединения одинаковых управляющих сигналов. Триггер 26 предназначен для хранения знака каждого очередного остатка, При этом положительному остатку соответствует единичноесостояние триггера 26. Начальная установка триггера 26 в единичное состояние производится во время дополнительного цикла вычисления Ад. Текущая установка триггера 26 производится во время выполнения основныхциклов по управляющему сигналу сраспределителя 13 в единичное состояние, если сигнал переноса Р изстаршего разряда сумматора 4 равен 1,и в нулевое состояние в противномслучае,В блоке 5 вырабатываются следующие управляющие сигналы: У 1 - разрешение на Фиксирование кода величины(,Р; У 2 - сигнал переключения множителя в блоке б; УЗ - разрешение записи в регистр 3 результата сложенияс выхода сумматора 4; У 4 - сдвиг регистра 3 в цикле вычисления величины Е; У 5 - разрешение передачи кода из регистра 2 в регистр 1; Уб -разрешение передачи кода из регистра 3 в регистр 2; У 7 - разрешениепередали кода из регистра 1 в регистр 3; У 8 - разрешение сдвига со916 держимого регистров 2 и 3 после сложения; 79 - разрешение повторного сдвига содержимого регистров 2 и 3 после сдвига на предыдущем шаге;710 - дизъюнкция сигналов Е 8 и79; Е и Е - прямой и инверсный выходы триггера 26. Перечисленные сигналы совместно с выходами дешифратора 25 подаются на выход блока 5.При увеличении значения К в блоке 5 соответственно увеличивается часть счетчика 24, реализованная в виде вычитателя, и количество сигналов, вырабатываемых дешифратором 25.В блоке 7 (фиг.4) вычисляется обратная величина Р (дой д д ) кода, поступающего на его информационный вход и содержащего дробные разряды делителя В (ЬЬЗЬ,1 ЬЬ).Младшие три разряда регистра 2 отличаются от остальных разрядов тем, что кроме цепей сдвига содержат цепи модификации (+1) содержащегося в них кода.Код трех младших разрядов регистра 2 хранится на триггерах 41 - 43. Модификация этого кода производится в зависимости от состояния триггера 26 и значения сигнала переноса Р на выходе сумматора 4. Если триггер 26 находится в единичном состоянии, т.е. Е = 1 и нет переноса, т.е. р = =О,то код необходимо уменьшить на 1, а если Е = 0 и Р = 1, то код дол-. жен быть увеличен на 1. При других сочетаниях значений Р и Е модифика-. ция кода не производится, В соответ-. ствии с изложенными правилами на элементах И-ИЛИ 44 и НЕ 53 формируются инверсный и прямой сигналы модификации содержимого младшего. разряда регистра 2. На элементе И-ИЛИ 45 образуется информационный сигнал установки триггера 41 по заднему фронту управляющего сигнала 73. Другая установка триггера 41 осуществляется во время сдвига регистров 2 и 3 по заднему фронту сигнала 110. При этом ,информационный сигнал поступает на триггер 41 иэ цепей 58 сдвига. На входы цепей 58 сдвига подаются коды шести старших разрядов регистра 3 и сигналы сдвига 1 - Ч 6. В зависимости от величин одного из этих сигналов цепи 58 подключают к входу триггера 41 выход соответствующего разряда регистра 3. В свою очередь, выход триггера 41 (как и других триг 157051 Огеров регистра 2) подключен к входу .цепей 58 для передачи в более старшие разряды регистра 2 во время очередного сдвига. На элементе И-ИЛИ 46 5формируется значение х младшегоразряда очередного множителя, котороеодновременно используется для образования сигнала модификации предпоследнего разряда регистра 2, Этотсигнал формируется на элементахИ-ИЛИ 47, И 51 и НЕ 54 и 56. В следующем разряде для этих целей используются элементы И-ИЛИ 49, И 52и ЦЕ 55 и 57. Разряды множителя хи х в этих разрядах формируются наэлементах И-ИЛИ 48 и 501.епи установки триггеров 42 и 43 строятсяаналогично цепям установки тригге ра 41.При увеличении значения К в регистре 2 соответственно увеличиваетсяколичество младших модийицируемыхразрядов. Кроме того, если увели чить количество разрядов, на которыеможет одновременно осуществлятьсясдвиг, то усложнятся цепи 58 сдвига.Блок 8 анализа остатка являетсякомбинационной схемой и вырабатывает сигналы равенства нулю либо единице значений 1, 2 К младших разрядов регистра 2 и старших разрядоврегистра 3.Блок анализа остатка позволяетвыявить все случаи, когда очереднойостаток не нормализован, и определить количество старших нулей дляположительного остатка либо старших 41 единиц для отрицательного остатка,Поскольку при Е = 1 в качествемножителя берется прямой код .г , а при 2 = 0 - инверсИ-ный код этих разрядов, то выполнение одного из равенствщфеь- "п"2 иилиЕг гг = 1 означает, что множитель денормализо-,ван как минимум на 3 разряда,На элементе ИЛИ 65 Формируетсяобщий сигнал денормалиэации множителя Ягз Ч Ч Ч Ч , а на элементе НЕ 68 - его инверсияг 3равенство которой единйце свидетельствует о том, что очередной множитель нормализован.570512определенных разрядов частного неменее одного, но производится сдвигпосле сдвига (У 9) и множитель денормализован только на 1 разряд. Аналогичным образом единичные значениясигналов Я -, с 6 соответствуют сдвигу регистров 2 и 3 сразу на 2 - 6разрядов.Блок б формирования частичныхпроизведений вырабатывает частичныепроизведения и-разрядных величин наК-разрядные множители и производиталгебраическое суммирование полученного произведения с ранее вычисленнымчастичным произведением. Суммирование производится без распространенияпереноса, поэтому блок б выдает результат в виде двух кодов: кода по разрядных сумм и кода, переносов" .Основными частями блока являются преобразователь множителя и преобразователь слагаемых.Назначением преобразователя множителя является преобразование кодамножителя таким образом, чтобы вкаждой из его пар разрядов с весами2 , 2 и 2 , 2хотя бы одна иэцифр была равна нулю. При таком пре образовании младший разряд преобразованного множителя может оказаться сотрицательным весом -2В таблице показано возможное преобразование множителя,На элементах И-ИЛИ 80 - 82 и элементе И 86 производится переключение .кода, поступающего на преобразование:если 72-1, то на преобразование подается код с 3 ос 31 с 32 с 3, в противном слу 40 чае - код х 1 х 2 хз. Первичный код множителя45 с 3 о с 3са с 3 или хх хз 0000 000 3 0010 001 3 0100 0301 О 10 0111 1000 0000 000 0010 0 3 01 0100 0301 0110 1001 1000 0 0 0 О 0 0 1 0 Я 4 = 710 НЬ 21 1.Л 9 Я, (НЧЬ.Ч 1 Ч 1.)50 соответствует сдвигу регистров 2 и 3 только на один разряд, Первый член выражения для Я равен 1 в том случае, ели есть разрешение на сдвиг (710) й неопределен только один разряд55 Частного (т.еостался незаполненным только старший разряд регистра 2). которой член этого выражения соответствует случаю, когда количество не 1 36На элементах И-ИЛИ 62 " 64 Формируются сигналы денормализацииостатка на один - с 1 в 1, два - с ине менее чем на три - с 3 разрядда соответственно.На элементах ИЛИ 66 и 67 вырабатываются сигналы денормализации остатка не менее чем на два разрядас 3 вМ с 32 и не менее чем на один, раз 1 ряд с 1 з Мс 3 У цз, На элементе НЕ 69обРаэУетсЯ сигнал с 3 зз сЧс 3 з единичное значение которого соответст,вует нормализованному остатку,При увеличении значения К и соответствующем увеличении количестваразрядов, на которве может производиться сдвиг регистров 2 и З,пропорционально увеличивается количествоэлементов блока.Блок 9 сдвига является комбинационной схемой, производит сопоставение информации о денормализацииостатка, поступающей из блока анализа, с информацией о текущем количестве вычисленных разрядов частного,оступающей из блока управления, иырабатывает сигналы совместногосдвига частного и остатка на 1,2,2 к - 1, 2 к разрядов.На элементах И 76 и 77 формируют-,сея сигналы У 9 Ч , 79 с 3 соответственно, единичное состояние которыхСвидетельствует о том, что на преды 3 ущем шаге выполнялся сдвиг и мноЗкитель денормализован на один (1 )ли два (с 3 2) разряда.На элементах И 78 и ИЛИ 75 формируется сигнал 78 Ч 79, и , единичное значение которого свидетельствут о том, что на предыдущем шаге выполнялось сложение (78) или сдвигИ новый код множителя денормализованне менее чем на три разряда (У 9 с)На элементах И-ИЛИ 70 - 74 и ИЛИ75 вырабатываются сигналы Ц-соответственно, Единичное значениеСигнала Код преоб- Сигнал отразованно- рицауельго множителя ного веса ш,тп ш шз разрядашэ13 65705 51 О 15 20 25 35 40 45 В соответствии с таблицей разрядыпреобразованного множителя щ , щ,щ, вэ.равныщ о 007 Оф 2 Кз уОфо 3 фв щ 9 ОС 1Ы ъ ф где М ,Ы ,Ы и 0(з - выходы элементов И 86, И-ИЛИ 80 - 82 соответственноЕдиничное значение сигналов щр, ш , в, вразрешает подачу на сложение кодов 2 Е 1,2 Е 1, 2 К 1,2 Р.1 соответственно, Через К 1 обозначено содержимое регистра 1, т.е. код множимого. На основании таблицы можно также составить формулу подачи дополнительного кода произведения Р 12 так как равенство ОЫ = 1 означает,что щ = О, а щ= 1 и имеет отрицательный вес -2 з, и при этом 2 если же 2 = 1, то должно выполняться равенство 00 = 1.Приведенные формулы реализуются на элементах И-ИЛИ 3 - 85, И 87 и 88 и НЕ 90 - 93. Сигнапы вр - щэ и 1 и Г поступают на преобразователь слагаемых блока 6.В 1-м разряде преобразователя слагаемых (фиг,9) на элементе И-ИЛИ 94 производится переключение разрядов множимого: г 1;, если в = 1,либо г 1.; , если ш 1. Аналогичным образом на элементе И-ИЛИ 95 переключаются сигналы: г 1;, если в 1, либо Г 1, если щ, = . Через г 1 Г 1 1, э Г 1 аГ 1 1 3 Обозначены 1-й (1-1)-й, (1-2)-й и (1-3)-й разряды множимого соответственно. На элементах И-ИЛИ 96 и 97 производится переключение прямого или инверсного кодов, подаваемых на первый и второй . входы одноразрядного двоичного сумматора 100. На его третий вход подается 1-й разряд ГЗ; регистра 3, в котором расположен код предьдущего частичного произведения. На выходах сумматора 100 вырабатываются сигналы суммы 8 и переноса Р;, ,которые подаются на выходы блока 6. Аналогично выходы сумм и переносов всех сумматоров блока 6 подаются на его выходы., Таким образом, на выходах блока 6 образуется двухрядный код нового частичного произведения; на первом выходе - код перезарядных сумм, на втором выходе - код переносов,Подобно 1-му разряду построены и другие разряды преобразователя слагаемых за исключением К разрядов справа и слева, которые могут быть упрощены благодаря отсутствию в регистре 1 разрядов с весами, меньшими 2 и большими 2 , При необходи- мости подачи на суммирование какого- либо из произведений в К 1 дополни тельным кодом помимо инвертированияего-;цифр подается также единичныйсигнал на третий вход соответствующего сумматора в младших К разрядах. Это возможно благодаря тому,чтов тактах сложения К младших разрядоврегистра 3 находятся в нулевом состоянии (после предыдущего такта сдвига). Б случае увеличения значения Кв блоке 6 увеличивается количестволинеек одноразрядных двоичных сумматоров в , на каждый один дополнительный разряд добавляется одна линейка одноразрядных двоичных сумматоров,Устройство работает следующим образом.30Перед началом операции делительразмещается в регистре 1, делимое в регистре 2, регистр 3 находится в нулевом состоянии, в счетчике 24 записан двоичный код и. Выполнение деления начинается с цикла вычисления величины Е, во время которого на распределителе 11 вырбатывается временная последовательность управляющих сигналов 1, 77, 72, 73, У 4, 15 и 6. По сигналукод барс, д из элемента 39 памяти записывается в регистр 40. Одновременно с 1 вырабатывается сигнал У 7, по которому производится передача кода делителя из регистра 1 в регистре 3. По сигналу 2 в блоке 6 на преобразование множителя подается код барсЙЙ , а по заднему фронту сигнала 3 в регистр 3 записывается сумма В + ВЭ/ По сигналу У 4 производится сдвиг регистра 3 глево на К разрядов с потерей выходящей за пределы регистраинформации. В результате этого сдвига в регистре 3 образуется модуль55 величины Е, увеличеннь в 2 раз,т.е. 2 Е, По сигналаы 15 и 16 производится одновременная передача кода из регистра 2 в регистр 1 и из регистра 3 в регистр 2, в резуль 16 5705 165 О 15 20 25 30 35 40 45 50 55 тате чего н регистр 1 записынается код делимого С, а в регистр 2 ко 2 Е 1, На этом первый этап де ле 1 ия заканчивается и устройство пе 1 еходит к выполнению второго этапа - вычислению величины А . Выход"о ныл импульсом с распределителя 11 запускается распределитель 12, на кото ом вырабатывается последовательно ть управляющих сигналов У 7, У 2, УЗ, У 5, У 8 и 110. По сигналу У 7 производится передача кода делимого С из Регистра 1 в регистр 3. По сигналу 2 н блоке 6 на преобразование мно ителя подается код сой 4 с 11, а по аднему Фронту сигнала УЗ в регис р 3 записывается код Ао = С+СЭ По сигналу У 5 выполняется передача кодй из регистра 2 (код 2" Е) в:, регстр 1. Благодаря этой передаче осв бождается регистр 2 для хранения цифр частного, а код 2Е 1 будет янл ться множимым в основных циклах. Одн временно с У 5 производится начал ная установка триггера 26 в единичое состояние. По сигналу У 8 в блое 9 сдвига вырабатывается либо сигнал З, если величина. А 0 нормализонна (т,е. содержит единичный код в разряде целых), либо сигнал Ов проивном случае. По сигналу ) или 0 производится совместный сдвиг регистров 2 и 3 на три или четыре разряда соответственно с передачей содержимого старших разрядов регистра 3 имладшие разряды регистра 2.Одновреенно иэ кода, записанного в счетчик 24, вычитается 3 или 4. На этом этаг вычисления А 0 завершается.Запус каюий импульс с выхода распредели- телИ 12 через элемент ИЛИ 15 поступает на входы элементов И 22 и 23. Поскольку после цикла вычисления А 0 содйржимое счетчика 24 не может бы-,ь равкым нулю и множитель, расположенный в трех младших разрядах регистра 2 нсрмализонан, то запускающий сигнал через элемент И 22 поступает на расгределитель 13, на котором выра" батьваются управляющие сигналы УЗ, У 8 и У 10. Поскольку сигнал У 2 отсут- ствует, то в блоке 6 на преобразование подается код ххх. По заднему фроьту сигнала УЗ в регистр 3 записывается сумма предыдущего содержимогс регистра 3 с дополнительным кодом произведения 1 Ех 1 ххэ. Одновременно н регистре 2 при отсутствии сигнала переноса Р на выходе сумматора 4 производится вычитание едини"цы из кода г 2 иг 2 н, г 2 и с записьюрезультата в триггеры 41 - 43, ЕслиР = 1, то в триггеры перезаписынается прежний код. По заднему Фронту УЗпроизводится также установка триггера 26: в единичное состояние, еслиР = 1, и в нулевое, если Р = О. Посигналам У 8 и У 9 вырабатываетсяодин из сигналов Я - 16, производятся сдвиг регистров 2 и 3 на определенное количество разрядов и вычитание из содержимого счетчика 24 соответствующего двоичного кода. Запускающий импульс с выхода распределителя 13 через элемент ИЛИ 15 подается на входы элементов И 22 и 23,Еслиопределены не все и разрядов частного и новый множитель нормализован,то вновь запускается распределитель13, если же множитель денормализован,то запускается распределитель 14, на котором вырабатываются только сигналы разрешения сдвига У 9 и У 10,вызывающие появление одного из сигналовДействия по этим сигналам описаны, Запускающий сигнал с выхода распределителя 14 также подается на элементы И 22 и 23. Таким образом, запуски распределителей 13 и 14 повторяются до определения всех разрядов частного, после чего процесс деления прекращается. Формула изобретения Устройство для деления чисел,содержащее сумматор, регистр накопления, регистр делителя, блок вычисления обратной величны, блок формирования частичных произведений, регистр делимого и блок управления, причем выход суммы сумматора соединен с информационным входом регистра накопления, выходы разрядов которого соединены с информационными входами шести старших разрядов регистра делимого соот 4нетственно, выход модифицированного кода множителя которого соединен с первым входом множителя блока формиронания частичных произведений,вто-рой нход множителя которого соединен с выходом блока вычисления обратноч величины, информационный вход которого соединен с выходом регистра делителя и.первым входом множимого блока формирования частичных произведений,65105 Н ыко Фиг.2 выход поразрядных сумм которого соединен с входом первого слагаемогосумматора, выход переноса которогосоединены с прямым и инверсным входами переноса регистра делимого и входом признака модификаций кода делителя блока управления соответственно,первый тактовый вход которого соединен с тактовым входом устройства, Опервый, второй и третий выходы блокауправления соединены соответственнос входами разрешения записи, сдвигаи,передачи кода регистра накопления,четвертый и пятый выходы блока управления соединены соответственно с управляющим входом блока вычисленияобратной величины и входом разрешенияпередачи кода регистра делителя,шестой, седьмой, восьмой и девятый выхо Оды блока управления соединены соответственно с входами разрешения передачи кода, сдвига и входами положительного и отрицательного знаков очередного остатка регистра делимого,десятый, восьмой и девятый выходы блокауправления соединены с входом переключения множителя и входами положительного и отрицательного знаков очередного остатка блока формированиячастичных произведений, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введеныблок сдвига и блок анализа остатка,причем выходы разрядов регистра накопления соединены с вторым входоммножимого блока цормирования частичных произведений и информационнымивходами трех старших разрядов блокаанализа остатка, информационные входы трех младших разрядов которого соединены с информационным входом регистра делителя и выходами соответствующих разрядов регистра делимого,вход сдвига которого соединен с входом сдвига регистра накопления,вторым тактовым входом блока управленияи выходом блока сдвига, инФормационный вход которого соединен с выходомсигналов денормализапии остатка блока анализа остатка, выход нормализациимножителя которого соединен с входомпризнака нормализации множителя блока управления, восьмой и девятый выходы которого соединены с входами положительного н отрицательного знаковочередного остатка блока анализа остатка, одиннадцатый, двенадцатый,седьмой и тринадцатый выходы блокауправления соединены с первым, вторым и третьим входами сдвига и входами неравенства и равенства кодовблока сдвига соответственно, выходпереноса блока Формирования частичныхпроизведений соединен с входом второго слагаемого сумматора, выход регистра делителя соединен с информационным входом регистра накопления.1