Устройство для обработки данных

( 9) (Н) СО)03 СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 4(5) С Об СПИ И БРЕТЕН АВТОРС СВИДЕТ 18Н. Заблоцкий 005,1978.ии ( 14664876.ство СССР5/16, 1981,г (54) (57) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ с ДАННЫХ, содержащее блок переключате- п лей, Г блоков оперативной памяти и о Г процессоров, каждый из которых вклю- с чает операционный блок, генераторн синхроимпульсов, регистр адреса мик- м рокоманды, регистр микрокоманды, д дешифратор микрокоманды, блок памя- с ти микропрограмм и регистр адреса, щ синхровход, информационный вход ив выход которого соединены соответст- к венно с выходом дешифратора микрокоманды и первым информационным выходом операционного блока того же процессора и адресными входами блоков оперативной памяти, входы разрешения об.ращения которых подключены к соответствующим выходам блока переключателей, выход команды, второй информа.ционный выход, информационный вход и вход кода операции операционногоблока каждого процессора соединены соответственно с первым информационОО СЬ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(56) Патент США У 4073кл. 364-200, опублик.Патент Великобританкл. С 4 А, опублик. 19Авторское свидетель9 849222, кл, С 06 Г ным входом регистра адреса микрокоманды того же процессора, информационными входами и информационными выходами блоков оперативной памяти и выходом дешифратора микрокомандь того же процессора, выход регистра адреса микрокоманды каждого процессора подключен, к первому адресному входу блока памяти микропрограмм того же процессора, вход, первый и второй выходы регистра микрокоманды каждого процессора соединены соответ ственно с выходом блока памяти микро программ, входом дешифратора микро- команды и вторым информационным входом регистра адреса микрокоманды тоо же процессора, а вход генератора инхроимпульсов каждого процессора одключен к синхровходу устройства,т л и ч а ю щ е е с я тем, что, целью уменьшения объема оборудоваия, оно содержит блок общей памяти икропрограмм, а в каждый процессор ополнительно введены счетчик адреса хема сравнения и регистр адреса обей памяти микропрограмм, синхроход, .информационный вход и выход оторого соединены соответственно с выходом генератора синхроимпульсов и выходом команды операционного юрблока того же процессора и адреснымвходом блока общей памяти микропрограмм, выход которого подключен квходам разрешения обращения блоковпамяти микропрограмм всех процессо-,ров, вход и выход счетчика адресакаждого процессора соединены соответственно с выходом генератора синх.роимпульсов и вторым адресным входом блока памяти микропрограмм тогоже процессора, а первый и второй входы и выход схемы сравнения каждогопроцессора подключены соответственно к выходу регистра адреса2 еаза 3 ыбюрка ррагиенпт микропрограммь из одщеи"имли микрощогуаии Ю;ыбсрка иикокоиднд и йока 10 и быпозиениеФиг.б Составитель Г, Виталиевсеенко Техред Т.фанта (орректор , ДМ, Демчи Редактор Л дписное Тираж 710 Зак ектнсударственного комитета СССРм изобретений и открытийква, Ж, Раушская наб., д.1, . 4СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (1) 4(Р 1) С 06 Р 15/16 яющих вы ход бло ена к группе упра стройства, первый ронизации подключ вляющему входу че ального усилителя ющий вход которог выходом блока син ом элемента НЕ и щими входами перво его магистральных подклюходов нкпе и О 18 Е,М. ерто втор му упра магистр ков соединен с ронизации, первыми уп о, второго правл торым выхо рименение,О, с. 77-95.)1,У ИНФОР ора и тли цельюабон рименоцес е ов, о то, с вязи ом, оно содержи чеГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(56) Малые ЭВМ и ихМ "Статистика", 19Патент СНА Р 3.92кл. С 06 Р 15/16, оп ТРОЙСТВО ОБРАБОТКИМАЦИИ, содержащее.М мажоритарных элч а ю щ е е с яповышения надежно тыре магистральных усилителя, элемент НЕ, блок контроля и блок синхронизации, причем информационные вхо.ды в выхо четырех магистральныхусилителей подключены соответственнок информационным входам-выходам трехпроцессоров и устройства,информационные входы первого, второго и третьего магистральных: усилителей подключены к выходу четвертого магистрального усилителя, а 1 -е разряды информационных выходов-го магистрального усилителя (1=1-М, ) - разрядность информации, )=1-3) подключенык-м входам ) -го мажоритарного элемента, выходы И мажоритарных элементов объединены и подключены кинформационному входу четвертогомагистрального усилителя, группыуправляющих выходов трех процессоров подключены соответственно ктрем группам входом блока синхронизации, группа выходов которого леи, вторые управляющие входы которых подключены к выходу элемента НЕ,информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно кпервому, второму и третьему входамблока контроля, первый, второй, тре.тий выходы которого подключены соот.ветственно к входам количества сбоев трех процессоров, четвертый выход блока контроля подключен к первому входу блока синхронизации,второй вход которого соединен свходом конца обмена устройства, причем блок контроля содержит группудешифраторов, три элемента ИЛИ, эле.мент НЕ, три счетчика и мажоритарный элемент, при этом 1 -йразряд ) -го входа блока контроля подключен к-му входу 1 -го дешифратора группы, ) -е выходы дешифраторов группы объединены и подключены квходам-го элемента ИЛИ, выход кото-рого подключен к-му входу мажоритарного элемента и к счетному входу,) го счетчика, выход которого подключен к 1-му выходу блока контроля, выход мажоритарного элемента черезф элемент НЕ подключен к четвертому выходу блока контроля,