Устройство для сопряжения процессора с многоблочной памятью

А 1 94006 Р 13 ОБРЕТЕН ЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРпО делАм изоБРетений и ОткРытй ПИСАНИЕ И ДВтоЕСН 0 МУ СЕИДК(71) Омский политехнический инстит(56) Авторское свидетельство СССРУ 95135, кл . О 06 Р 13/06, 1982.Авторское свидетельство СССРМ 1236493, кл. О 06 Р 13/00, 1985.(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОБЛОЧНОЙ ПАМЯТЫО(57) Изобретение .относится к циФрововычислительной технике и может бытьиспользовано при построении мультипроцессорных вычислительных комплексов на базе мини- и микро-ЭВМ. Целизобретения является повышение прводительности устройства при оргазации многопроцессорной системы.,Устройство 1 содержит дешифратор 21319039 сегмента, дешифратор 3 адреса, регистр 4 номера массива, первый 5,второй 6, третий 7 приемопередатчи-ки, коммутатор 8, первый 9, второй10 элементы И, триггер 1. УстройИзобретение относится к вычислительной технике и может быть использовано при построении мультипроцес"сорных вычислительных систем на баземини- и микро-ЭВМ. 5Целью изобретения является повышение производительности устройствапри организации многопроцессорнойсистемы.На Фиг. 1 представлена блок-схемаустройства для сопряжения процессорас многоблочной памятью; на Фиг. 2структурная схема устройства многовходовой многоблочной памяти,Устройство 1 дпя сопряжения процессора с многовходовой многоблочнойпамятью содержит дешифратор 2 сегмента, дешифратор 3 адреса, регистр. 4номера массива, с первого по третийприемопередатчики 5 - 7, коммутатор8, первый 9 и второй 10 элементы И,триггер 11.Устройство сопряжения предназначено для организации многовходовой мно 25гоблочной памяти иэ одновходовойобычной памяти. Устройство многовходовой многоблочной памяти (фиг. 2)содержит устройство 1 сопряжения,блоки 12 памяти, банки 13 памяти,системные шины 14 блокировки.Устройство работает следующим об-,разом,Процессоры могут быть подключенык одному общему одновходовому блокупамяти с помощью устройств 1 сопряжения, входы/выходы запараллелены иподключены к входам/выходам блока памяти, при этом выходы устройств 1сопряжения соединены с линией системной шины блокировки. Обращение процессоров к общему блоку памяти можетосуществляться только последователь -но, когда один из процессоров захватывает общую память, другие процессоры не имеют к ней доступа, Если паство реализует разделение адресного пространства многоблочной общей памяти системы и обращение от каждого процессора по независимым дискрипторам памяти. 2 ил. мять свободна, об этом свидетельствует наличие уровня единицы на линиисистемной шины 14 блокировки, процессор, обращаясь к общей памяти, эахва.тывает наивысший приоритет и устройство 1 сопряжения устанавливает налинии системной шины блокировки уровень нуля, сообщая тем самым другимпроцессорам что память захвачена.Если теперь какой-либо процессор обращается к захваченной памяти, соответствующее этому процессору устройство 1 сопряжения вырабатывает сигнал требования прерывания этого процессора с уровнем единицы, сообщаятем самым, что необходимо повторитьобращение к памяти либо ожидать, удлиняя тем самым цикл обращения к памяти, освобождения данного блока памяти, Все зависит от возможностейпроцессора: если процессор не можетудлинить свой цикл обращения памяти,то необходимо повторное обращение кпамяти. Эти повторные обращения, инициируемые прерыванием, продолжаютсядо тех пор, пока память не освободится. Вся область памяти, доступная процессору, разбивается на сегменты. Каждому сегменту ставится в соответствие блок 12 памяти необходимого объема, В каждом конкретном случае сегменты могут иметь переменный размер, Блок 12 памяти состоит иэ стандартных одновходовых модулей памяти, входы/выходы которых эапараплелены и образуют входы/выходы блока 12 памяти. Объем каждого блока 12 памяти разбит на равные по объему части- банки 13 памяти, причем объем банка 13 памяти равен объему сегмента па" мяти. Сегмент, таким образом, является пространством через которое процессор имеет доступ к любому банку13190 1 О 20 25 3555 40 блока 12 памяти. Процессор соединенс блоками 12 памяти через. специальные устройства 1 сопряжения, функцией которых является анализ захватаблока 12 памяти другим процессором,если нет, то захват свободного блока 12 памяти и выдача на системную шину блокировки сигнала захвата приоритета для других процессоров, подключенных к данному блоку 12 памяти, выдача процессору, обратившемуся к захваченному блоку 12 памяти, сигнала требования прерывания процессора, коммутация канала процессора с каналомсвободного блока 12 памяти в моментобращения процессора к блоку памятии преобразование адреса, поступающего из процессора, т.е, устройство 1сопряжения заменяет старшие разрядыадреса процессора на содержимое своего регистра 4 номера массива, которое изменяется процессором программно и является значением старших разрядов адреса блока 12 памяти. Засчет введения между процессором ипамятью устройства 1 сопряжения происходит развязка между адресом, поступающим из процессора, и адресом,поступающим в блок 12 памяти, В результате этно появляется возможность увеличить количество адресных разрядов, а следовательно, и объем блоков памяти. В определенный момент времени содержимое регистров 4 номера массива в каждом устройстве 1 сопряжения может быть различным и процессорполучает доступ к определенному набору банков 13 памяти, причем по одному банку 13 из каждого блока 12памяти. В момент включения устройства 1 сопряжения регистр 4 номера массива устанавливается в нулевое состояние и процессор имеет доступ к нулевым банкам каждого блока 12 памяти. За счет разделения всей памяти на не 45 зависимые блоки реализуется многовходовая разделенная многоблочная память. Каждый процессор имеет по и сегментов, а следовательно, и по и блоков памяти, кроме того, каждый из50 блоков памяти является общим для нескольких процессоров. За счет этого разделения памяти вероятность того, что в один и тот же момент времени два и более процессора обратятся к одному блоку памяти, зависит от количества блоков памяти и при большом,и является величиной незначительной 39 4Р с 1/и . Это повышает эффективность использования общей памяти и снижает простои процессоров, возникающие вследствие ожидания процессором освобождения захваченного другим процессором блока памяти, Перед началом обмена процессора с многовходовой многоблочной памятью процессорам необходимо во всех устройствах 1 сопряжения установить на регистрах 4 номера массива номера требуемых банков 13 памяти, Для этого процессор выставляет адрес регистра 4 номера массива на шину адреса. После этого процессор выдает сигнал "Синхронизация адреса" (СИА), который поступает на управляющий вход дешифратора 3 адреса, Последний после прихода сигнала СИА дешифрирует адрес, установленный на его входах, и после приема управляющих сигналов Запись (ЗП) илиЧтение (ЧТ) с шины управления процессора выдает единичный сигнал на один из своих выходов. Если на дешифратор 3 адреса поступает сигнал ЧТ, то единичный сигнал поступает на разрешающий вход приемопередатчика 5, разрешая тем самым прохождение инФормации, записанной на регистре 4 номера массива, на шину данных процессора. Если на дешифратор 3 адреса поступает от процессора сигнал ЗП, дешифратор 3 адреса выдает сигнал на разрешающий вход приемопередатчика 6. После этого процессор устанавливает необходимый номер банка памяти на шину данных, и эта информация записывается в регистр 4 номера массива. После установки номеров банков памяти на регистрах 4 номера массива всех устройств 1 сопряжения процессоры могут обратиться к любой ячейке установленных банков памяти. При этом нет разницы между работой с многоблочной памятью и памятью с обычной организацией, так как задержка на дешифраторе 2 сегмента, элементе И 9, триггере 11, коммутаторе 8, приемопередатчике 7 не нарушает канального цикла обращения процессора к памяти.1Обращение процессора к ячейке блока 12 памяти происходит следующим образом, Процессор подает на шину адреса адрес необходимой ячейки памяти и Формирует сигнал СИА. Старшие разряды адреса поступают на вход дешифратора 2 сегмента всех устройств 1сопряжения, подключенных к данному процессору. Сигнал СИА поступает на управляющий вход дешифратора 2 сегмента всех устройств 1 сопряжения.С приходом сигнала СИА дешифраторы 2 сегмента каждого устройства 1 сопряжения, подключенного к данному процессору, дешифрируют старшие разряды адреса, поступающие на их входы, Дешифратор 2 сегмента, которому соот О ветствует установленный адрес настарших разрядах адреса, выдает управляющий единичный сигнал на первый вход элемента И 10 и на нулевой вход триггера 11, Если на линии системной 15 шины 14 блокировки установлен нуль, т.е. данный блок памяти уже захвачендругим процессором, то этот нуль,поступая на вход элемента И 9, поддерживает "нулевой" уровень на его 20выходе и блокирует тем самым установку в единицу триггера 11, а такжепоступает на вход элемента И 10. Длянормальной работы устройства 1 сопря 25жения необходимо, чтобы выход триггера 11 захвата приоритета был с открытым коллектором, т,е, при наличииуровня единицы этот выход не влиялна подключенные к нему входы, но приналичии уровня нуля этот уровень под 30держивается на входах элементов И 10и 9 и на линии системной шины 14 блокировки. Так как триггер 11 еще неустановлен в единицу, уровень нуляс выхода триггера 11 поступает на инверсный вход элемента И 10. В этомслучае с выхода элемента И 10 уровеньединицы поступает на шину требованияпрерывания процессора, инициируя темсамым повторное обращение процессорак памяти, либо сообщает процессору,что для нормального продолжения уженачатого цикла необходимо дождатьсяснятия этого сигнала, Если же на ли 45нии системной шины 14 блокировки уровень единицы. (это говорит о том, чтоэтот блок памяти свободен в данныймомент времени), то уровень единицыпоступает на вход элемента И 9 и с50его выхода, если на его втором входетоже установлена единица, на информационный и стробирующий входы триггера 11, устанавливая тем самым егопрямой выход в единицу. С инверсного55выхода триггера 11 захвата приорите -та уровень нуля поступает на инверсный вход элемента И 10 и на линиюсистемной шины 4 блокировки, сообщая тем самым другим процессорам, подключенным к данному блоку памяти, что этот блок уже захвачен. Теперь этот процессор, захвативший блок памяти, имеет наивысший приоритет при работе с этим блоком памяти и ни один процессор не может прервать его работу с памятью. Сигнал требования прерывания процессора на шине требования прерывания данного устройства 1 сопряжения не возникает, так как на инверсный вход элемента И 10 с выхода триггера 11 поступает уровень единицы, подцерживая на выходе элемента 10 уровень нуля. Далее с выхода триггера 11 единичный уровень поступает на разрешающий и информационный входы коммутатора 8, коммутируя тем самым шины данных и младших разрядов адреса канала выбранного блока 12 памяти, После срабатывания коммутатора 8 управляющий сигнал поступает на разрешающий вход приемопередатчика 7 с блоком памяти, разрешая прохождение управляющих сигналов ЗП, ЧТ, СИА на соответствующие линии шины управления блока памяти. В остальных устройствах 1 сопряжения, подключенных к данному процессору, прохождение управляющих Сигналов на блоки памяти и коммутация шин данныхи младших разрядов адреса процессора и блоков памяти запрещены. После этого процессор устанавливает необходимую информацию на шину данных и подает сигнал ЗП на соответствующую линию шины управления. Так как шины данных и мпадших разрядов адреса процессора и память оказываются соединенными, то информация, установленная на шине данных и младших разрядов адреса, поступает на шину данных и младших разрядов адреса блока 12 памяти, Сигнал ЗП поступает на вход приемопередатчика 7 и с его выхода на линию ЗП шины управления блока 12 памятиПо сигналу ЗП информация, установленная на шине данных блока 12 памяти, записывается в ячейку блока 12 памяти, адрес которой установлен на шине адреса блока памяти. Информа- ция с выходов регистра 4 номера массива поступает на старшие разряды шины адреса блока 12 памяти, Младшие разряды шины адреса блока 12 памяти непосредственно соединены с одноименными младшими разрядами шины адреса процессора, Таким образом, информа 1319039ция, записанная на регистре 4 номерамассива, указывает на номер банка 13памяти в блоке 12 памяти, а адрес,поступающий из процессора на мпадшиеразряды шины адреса, указывает на адрес ячейки памяти внутри банка 13памяти. Аналогично происходит чтениепроцессором информации из блока 12памяти, но при этом процессор выдаетсигнал ЧТ на шину управления, который поступает с соответствующей линии шины управления процессора на линию ЧТ управления блока 12 памяти.После этого блок 12 памяти устанавливает на шину данных информацию, записанную по адресу, установленномуна шине адреса блока 12 памяти, которую процессор считывает со своей шины данных. Закончив цикл обращенияк памяти, процессор снимает сигналСИА, отключая тем самым дешифратор 2сегмента. На выходе дешифратора 2сегмента появляется. уровень нуля.Этот нуль, поступая на вход элемента И 1 О, блокирует выдачу сигналатребования прерывания, поступая навход элемента И 9, поддерживает уровень нуля на его выходе, запрещаятем самым установку триггера 11 вединицу и поступая на нулевой входтриггера 11, устанавливает его прямой выход в нуль, раскоммутируя темсамым шины данных, управления и адреса процессора и блока 12 памяти.Кроме того, инверсный выход триггера11 снимаетуровень нуля с линии системной шины 14 блокировки, сообщаядругим процессорам, что данный блокпамяти освободился,Формула и з о б р е т е н и я Устройство для сопряжения процессора с многоблочной памятью, содержащее с первого по третий приемопередатчики, дешифратор адреса, дешифратор сегмента, регистр номера массива и коммутатор, причем выход регистра .номера массива соединен с информационным входом первого приемопередатчика и с выходом устройства для подключения старших разрядов адресного входа памяти, выход первого приемопере-. датчика соединен с входом/выходом устройства для подключения входа/выхода данных процессора, с входом второго приемопередатчика и с первым входом/выходом коммутатора, выход второго приемопередатчика соединен с входом регистра номера массива,первая группа входов дешифратора адреса соединена с входом устройствадля подключения младших разрядов ад ресного выхода процессора и с первымвходом коммутатора, вторая группавходов дешифратора адреса соединенас первым входом дешифратора сегментаи с входом устройства для подключе ния старших разрядов адресного выхо-да процессора, с первого по третийвходы дешифратора адреса соединеныс входами устройства для подключениясоответственно выходов "Запись" 15 "Чтение" и "Синхронизация адреса"процессора, первый выход дешифратораадреса соединен с входом разрешенияпервого приемопередатчика, вход разрешения второго приемопередатчика 20 соединен с вторым выходом дешифрато 1ра адреса, третий вход дешифратораадреса соединен с вторым входом дешифратора сегмента, с первого по тре- . г 5тий входы дешифратора адреса соединены соответственно с первого по третий входами третьего приемопередатчика, с первого по третий выходы которого соединены с выходами устройства для подключения к входам "Запись", "Чтение" и "Синхронизация адреса" памяти, первый, второй выходы,коммутатора соединены соответственно с входом разрешения третьего приемопередатчика и с выходом устройст.ва для подключения младших разрядовадресного входа памяти, второй вход//выход коммутатора соединен с входом/выходом устройства для подключе ния входа/выхода данных памяти. о тл и ч а ю щ е е с я тем, что, с целью повышения производительности устройства при организации многопроцессорной системы, в него введены пер вый, второй элементы И, триггер, причем выход дешифратора сегмента соеди- .нен с первыми входами первого, второго элементов И и с нулевым входомтриггера, вход синхронизации и информационный вход которого соединен свыходом первого элемента И, нулевойвыход триггера соединен с вторым вхо"дом второго элемента И, с вторым входом первого элемента И и с входом/вы. ходом устройства для подключения сис. темной шины блокировки устройства, выход второго элемента И соединен с выходом устройства для подключения входа прерывания процессора, единич1 О1319039 г 2 Составитель С. Бурухактор О, Бугир Техред И.Попович Корректор Т. Ко акаэ 2514/44В одписно 13035 Проиэводственно-полиграФическое предприятие, г. Ужгород, ул тная, 4 ный выход триггера соединен с тре"тьим входом второго элемента И, с.Тираж 672ПИ Государственно делам иэобретеМосква, Ж, Ра вторым входом и с входом раэрешениякоммутатора. го комитета СССий и открытийушская наб., д,