Устройство обработки дискретной информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 19) р С 06 Р 15/16 К ыф ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(54)(57) 1УСТРОЙСТВО ОБРАБОТКИ ДИСРЕТНОЙ ИНФОРМАЦИИ, содержащее.трипроцессора и М мажоритарных элементов, о т л и ч а ю щ е е с я тем,что, с целью повышения надежностисвязи с абонентом, оно содержит четыре магистральных усилителя, элемент НЕ, блок контроля и блок синхронизации, причем информационные вхо.ды - выходы четырех магистральныхусилителей подключены соответственнок информационным входам-выходам трехпроцессоров и устройства,информационные входы первого, второго и третьего магистральных; усилителей подключены к выходу четвертого магистрального усилителя, а 1 -е разряды информационных выходов-го магистрального усилителя (1=1-4, ) - разрядность информации, )=1-3) подключенык / -и входам 1 -го мажоритарного элемента, выходы М мажоритарных элементов объединены и подключены кинформационному входу четвертогомагистрального усилителя, группыуправляющих выходов трех процессоров подключены соответственно ктрем группам входом блока синхронизации, группа выходов которого подключена к группе управляющих выходов устройства, первый выход блока синхронизации подключен к первому управляющему входу четвертогомагистрального усилителя, второйуправляющий вход которого соединен свторым выходом блока синхронизации,с выходом элемента НЕ и с первыми управляющими входами первого, второгои третьего магистральных усилителей, вторые управляющие входы которых подключены к выходу элемента НЕ,информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно к первому, второму и третьему входам блока контроля, первый, второй, тре. тий выходы которого подключены соот. ветственно к входам количества сбоев трех процессоров, четвертый выход блока контроля подключен к первому входу блока синхронизации, второй вход которого соединен с входом конца обмена устройства, причем блок контроля содержит группу дешифраторов, три элемента ИЛИ, элемент НЕ, три счетчика и мажоритарный элемент, при этом 1 -й разряд 1 -го входа блока контроля подключен к-му входу 1 -го дешифратора группы,-е выходы дешифрато" ров группы объединены и подключены к входам-го элемента ИЛИ, выход которого подключен к )-му входу мажоритарного элемента и к счетному входу Ъ,1.го счетчика, выход которого нодклю" чен к-му выходу блока контроля, выход мажоритарного элемента черезэлемент НЕ подключен к четвертому в ходу блока контроля.112, Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок синхронизации содержит К групп элементов задержек (К - разрядность группы управляющих выходов), группу из К мажоритарных элементов, элемент И - НЕ, элемент ИЛИ-НЕ и формирователь импульса, выход которого соедйнен с первым входом элемента ИЛИ-НЕ, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к первому входу блока, выход элемента И-НЕ подключен к первому выходу блока, 1 -й разряд 1 -й группы 56087входов Я=1-К, 1=1 в ) блока подклю - чен к первому входу-го элемента задержки 1- й группы, вторые входы элементов задержки К групп объединены и подключены к второму входу блока, выход-го элемента задержки-й группы подключен к-му входу -го мажоритарного элемента группы, выход которого подключен к 1 -му разряду группы выходов блока, выходы первого и второго мажоритарных элементов группы соединены соответственно с входом формирователя нмпупьса и вторым входом элемента ИЛИ-НЕ.Изобретение относится к вычислительной технике и может быть использовано в качестве главного центрального процессора многомашинных комплексов. 5Цель изобретения - повышение на- . дежности связи с внешними устройствами.На фиг. 1 приведена функциональная схема устройства обработки диск О ретной информации; на фиг, 2 - функциональная схема блока контроля (БК); на фиг. 3 - функциональная схема блока синхронизации (БС) .Устройство (фиг. 1) содержит про цессоры 1-3, мажоритарные элементы 4, блок 5 синхронизации, магистральные усилители 6-9, элемент НЕ 10, блок 11 контроля, вход 12 устройства.Блок 11 контроля (фиг. 2) содер жит группу дешифраторов 13 элементы ИЛИ 14-16, элемент НЕ 17, счетчик18-20, мажоритарный элемент 21.Блок 5 синхронизации (фиг. 3) содержит К групп элементов задержки 22,25элемент И-НЕ 23, элемент ИЛИ-НЕ 24, формирователь 25 импульса, группу из К мажоритарных элементов 26.Устройство работает следующим образом. 30В исходном состоянии первый, второй и третий магистральные усилители 6-8 находятся в режиме "Ввод", а четвертый 9 - в закрытом состоянии. На первые управляющие входы поступает сигнал лог. 0" с выхода элемента НЕ 10, По информационным шинам каждого-го процессора (1=1-3) передаются информационные сигналы адреса, которые поступают на входы- выходы первого, второго, третьего усилителя 6-8, С их выходом информационные сигналы адреса поступают на-е ( =1 в ) входы и на-е (1 =1-Н) входы каждой 1-й группы (=1-3) блока 11. С 1 -х выходов (1 =1-й) инФормационные сигналы адреса поступают на информационные входы четвертого усилителя 9. При равенстве не менее двух групп информационных сигналов адреса на четвертом выходе блока 11 Формируется сигнал лог. "1", который поступает на второй вход элемента И-НЕ 23, который является первым входом блока 12. Синхронизация передачи адреса осуществляется первыми управляющими сигналами, поступающими по первым выходным управляющим шинам каждого процессора (1-3) .При поступлении не менее двух управляющих сигналов на вход элемен та 26-1 на его выходе формируется сигнал лог. "О", по переднему фронту которого Формирователь 25 передает сигнал лог, "О", поступающий на первый вход элемента ИЛИ-НЕ 24. На выходе элемента ИЛИ-НЕ 24 Формируется сигнал лог. "1" и поступает на первый вход элемента И-НЕ 23,з 1156 Если на втором входе элемента И-НЕ 23 присутствует сигнал лог. "1", тона его выходе формируется сигнал лог. "0, который поступает на первый управляющий вход усилителя 9 5 и разрешает передачу информационных сигналов адреса в унифицированную магистраль системы. По окончании передачи адреса усилитель 9 возвращается в исходное состояние, 1 ОАналогичным образом осуществляется передача информационных сигналов данных, которые синхронизируются вторым управляющим сигналом, поступающим на вторые выходные управля ющие шины каждого 1-го процессора (/ =1-3), на входы элементов 26-2, С его выхода сигнал лог. 0 поступает на второй вход элемента ИЛИ-НЕ 24. 20 Ввод информационных сигналов в -е процессоры (1=1-3) синхронизируется третьим управляющим сигналом, поступающим по третьим выходным уп равляющим шинам каждого-го процессора (1=1-3). При поступлении не менее двух третьих управляющих сигналов на вход элемента 26-3 на его выходе формируется сигнал лог. "0", который 0 поступает на вход элемента НЕ 10, втс рой управляющий вход усилителя 9 и первые управляющие входы усилителей 6-8, Усилитель 9 устанавливается в режим "Ввод", а усилители 6-8 - в ре. жим "Вывод". Информационные. сигналы с выхода усилителя 9 поступают на информационные входы усилителей 6-8 и далее на входные информационные шины-х процессоров (,7=1-3).40Блок 11 работает следующим абразо. 087 4На соответствующие -е входы,1-е группы (= 1-3) информационныхсигналов (по 1 информационных сигналов (1=1-М) в каждой группе), При искажении информации в-м процессоре (1=1) сигналы лог. "1" формируются на первых и шестых выходах дешифраторов 13, которые поступают цавходы элемента ИЛИ 14. При искаженииинформации в -м (1=2) процессоресигналы лог. формируются. на вторых и пятых выходах дешифраторов 13, которые поступают на входы элемента ИЛИ 15. При искажении информации в ,1-м процессоре (=3) сигналы лог.формируются на третьих и четвертыхвыходах дешифраторов 13, которыепоступают на входы элементов ИЛИ 16.Каждый случай искажения информациив-м микропроцессоре ( =1- 3) фиксируется соответственно в первом, втором и третьем двоичных счетчиках18-20. При переполнении двоичныхсчетчиков формируются -е управляющие сигналы, по которым соответствую щие-е процессоры (1=1,2,3) устанавливаются в режим работы с пульта(т,е, останавливаются). Продолжениеего работы осуществляется после устранения неисправности по командеоператора.В случае искажения информации вдвух и более процессорах (1-3) свыхода элемента 21 формируется сигнал лог. "1", который инвертируетсяэлементом НЕ 17 и поступает на входэлемента И-НЕ 23, который формируетсигнал лог. " 1, запрещающий передачу информации с выхода делителя 9в информационные шины унифицированной магистрали.