Устройство для приоритетного обращения процессоров к общей памяти

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Сефз Советских Сфциалистических Республик(53)М. Кл 3 6 06 Г 9/46 с присоединением заявки Нов Гесуяарстееяямй кфмктет СССР яе афаам язееватаяяй я аткрмтяй(088. 8)Опубликовано 23,1181,Бюллетень Й 943Дата опубликования описания 2 Ы 1 В 1 54) УСТРОЙСТВО ДЛЯ ПРИОРИТЕТНОГО ОБ ПРОЦЕССОРОВ К ОБЩЕЙ ПАМЯТИ Н Изобретение относится к вычислителъной технике и может быть использо вано в многопроцессорных вычислительных системах с общей памятью.По основному авт. св. В 458828 известно устройство приоритета для блочной памяти, содержащее блок анализа состояния блоков памяти, блок анализа внутригруппового приоритета, блок. анализа приоритета между груп- пами и блок ФормирОвания сигнала начала работы блоков памяти 11,Недостатком известного устройства является то, что при неисправности какого-либо блока памяти процессор, обратившийся к этому блоку памяти н не получив ответа, может войти в состояние зависания.Цель изобретения - расширение функцконалъных воэможностей устройства за счет обеспечения вывода про-, цессоров из состояния зависания при неисправности какого-либо модуля памяти.Поставленная цель достигается тем, что в устройство для приоритетного обращения процессоров к общей памяти введены о блоков вывода процессоров из состояния зависания (и равно числу модулей памяти), при го еиа.го эле тчем каждый блок вывода процессоров нз состояния зависания содержит два триггера, элемент И и три элемента И-НЕ, причем нулевой вход первого триггера соединен с выходом первого элемента И-НЕединичный вход первого триггера соединен с выходом элемента, И, Нулевой выход первого триг- гера соединен с единичным входом второго триггера, единичный выход перво триггера соединен с соответствующим дополнительным управляющим входом блока анализа состояния модулей памяти и с первым входом второго элемента И-НЕ, выход которого соединен с нулевым входом второго триггера, первые входы элемента И и первого элемента И-НЕ соединены с сигнальным входом устройства, пер О вый и второй дополнительные входыустройства соединены соответственно с тактовым входом второго триггера ис первым входом третьего элемента И-НЕ каждого блока вывода процессоров из состояния зависания, единичный выход второго триггера соедин со вторым входом третьего элемент И-НЕвыход которого соединен со вторыьы входами первого, второ ЗО,ментов К-НЕ, элемента И и с сооветствующим выходом сбоя занятостиустройства.На Фиг. 1 изображена блок-схемапредлагаемого устройства; нафиг. 2 - функциональная схема блокавывода процессора из состояния зависания.Устройство содержит блоки 1 анализа состояния модулей памяти, блок 2приоритета, Формирователь 3 выходныхсигналов, блоки 4 вывода процессораиз состояния зависания, внешние шины5 сигналов занятости, внутренние шиныб сигналов занятости, шины 7 сигналовзапроса, шины 8 адресов модулей,шину 9 синхронизации, шины 10 сигна-.лов обращения; шины 11 сигналов ответа процессором, шины 12 и 13 сигналов первой и второй меток времени ишины 14 сигналов сбоя занятости,Узел 4 вывода процессора иэ состояния зависания (Фиг, 2) содержитэлемент И 15, первый элемент И-НЕ 16,первый триггер 17, второй элементИ-НЕ 18, второй триггер 19 и третийэлемент И-НЕ 20.Устройство работает следующимобразом,Устройство обслуживает запросы наобращение к модулям памяти со стороны процессоров. Причем запросы сопровождаются адресами запрашиваемыхмодулей памяти к магистрали.Запрос на обращение, поступающийпо шине 7, принимается блоком 1,на который по шинам 8 поступает также адерс запрашиваемого модуля исигнал с соответствующей шины б, характеризуюшиф состояние модуля. Нулевой сигнал на шине б характеризуетзанятое состояние запрашиваемогомодуля. Если запрашиваемый модульсвободен, что характеризуется единичным сигналом на шине б, блок 1вырабатывает сигнал запроса на подключение к магистрали, который подается на блок 2. Кроме того, блок 1выдает продешифрированный адрес моду.-я в формирователь выходных сигналов. С помощью блока 2, которыйвыделяет старший по приоритету запрос, Формирователь 3 выходных сигналов выдает сигнал обращения по соответствующей шине 10 к тому свободному модулю, который запрашиваетсястаршим по приоритету процессором.Формирователь выходных сигналов3 на соответствующей шине 11 образует сигнал ответа процессору, выбранному блоком 2. Все выходные сигналыблока 2 синхронизируются сигналом,поступающим в блок по шине 9 синхронизации. Процессор, получив сигналответа, подключается к магистрали,а также снимает свой запрос и послеэтого продолжает дальнейшее выполнение команды. Не получив сигнал ответа, что может произойти при неограниченно длительном состоянии занятости запрашиваемого модуля,процессор переходит в состояние зависания.Блок 4 передает полученный по шине 5 единичный сигнал занятостив инверсном виде на шину б. Крометого, блок 4 осуществляет сравнениедлительности сигнала,занятости сэталонным временем, которое задается расстоянием между двумя меткамивремени, поступающими в узел пошинам 12 и 13. Если длительность состояния занятости модуля превышаетэталонное время, то данный блок 4на шину 14 выдает сигнал сбоя занятостиСигнал занятости кратковре"менно сбрасывается, давая возможность устройству выдать сигнал отве-.та процессору и вывести его из состояния зависания. Сигнал сбоя, выдаваемый на шину 14, необходим для 20 того, чтобы система в конечном итоге смогла локализовать причину зависания. Этот сигнал может подаватьсяна систему прерывания процессоров.Блок 4 работает следующим образом. д Первый триггер 17 Фактически повторяет состояние шины 5, по которойприходит единичный сигнал занятости.С единичного выхода триггера 17 на .шину б выдается инверсный сигналзанятости. Второй триггер 19 служитдля запоминания состояния занятостив момент прихода переднего Фронтасигнала первой метки времени по шине 12.З 5 Если к моменту прихода первойметки времени модуль находится в занятом состоянии, то по переднемуфронту сигнала первой метки триггер,19 установится в "1". Если сигналы 40 занятости находятся в ф 1" время,первышающее эталонное, то по сигналувторой метки времени с помощью эле-,мента И-НЕ 20 образуется нулевойсигнал сбоя занятости, который подается на шину 14По этому сигналус помощью элемента И 15 триггер 17устанавливается в "1" и выдает нашину б единичный сигнал, которыйснижает блокировку с соответствующего блока. 1. Длительность этогосигнала определяется длительностьювторой метки времени. Как толькосигнал второй метки станет равнымнулю, с помощью элемента И-НЕ 20открывается элемент И-НЕ .б. и триггер 17 опять переводится в нулевоесостояние, соответствующее состоя=нию занятости модуля, При отсутст-вии второй метки, если сигнал занятости на шине 5 сброшен, триггер що 19 также переходит в нулевое состояние с помощью элемента И-НЕ 18.Если сигнал занятости на шине 5 находится в "11 неограниченно долгое. время на шине 14 периодически появРу ляется нулевой сигнал сбоя занятости с частотой появления метки врмени.С такой же частотой переключается триггер 17,Применение изобретения обеспечивает не только сигнализацию о сбоезанятости, которой могут воспользоваться другие процессоры, но и благодаря кратковременному сбросу сигналазанятости дает возможность выйти изсостояния зависания непосредственнопроцессору, обратившемуся к занятомуна бесконечное время модулю. Это обеспечит дальнейшее использование процессора и повысит живучесть вычислительной система,формула изобретенияУстройство для приоритетного обращения процессоров к общей памяти по авт. св. В 458828, о т л и ч а ю - 20 щ е е с я тем, что, с целью расширения Функциональных воэможностей за счет обеспечения вывода процессо,ров из состояния зависания при неисправности какого-либо модУля памяти, 5 оно содержит и блоков вывода процессоров из состояния зависания (о равно числу модулей памяти), причем каждый блоМ вывода процессоров из состояния зависания содержит два триггера, 30 элемент И и три элемента И-НЕ, причем нулевой вход первого триггера соединен с выходом первого элемента И-НЕ,единичный вход первого триггера соединен с выходом элемента И, нулевойвыход первого триггера соединен сединичным входом второго триггера,единичный выход первого триггера соединен с первым входом второго элемента И-НЕ и с соответствукк 4 им дополнительным управлякщим входом худого блока анализа состояния модулейпамяти, выход второго элемента И-НЕсоединен с нулевым входом второготриггера, первые входы элемента И ипервого элемента И-НЕ соединены ссигнальным входом устрЬйства, первый и второй дополнительные тактовыевходы устройства соединены соответственно с тактовым входом второготриггера и с первым входом третьегоэлемента И-НЕ каждого блока выводапроцессоров из состояния зависания,единичный выход второго триггерасоединен со вторым входом третьегоэлемента И-НЕ, выход которого соединен со вторыми входами первого, второго элементов И-НЕ, элемента И нс соответствующим выходом сбоя занятости устройства. Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 458828, кл. 6 Об Г 9/18, 1975883905 Составитель И. КудрявоРедактор Н. Рогулич Техред,Ж.Кастелевич,Швыдкая Коррек одпи свое илиал ППП фйатентф, г. Ужгород, ул. Проектная аз 10233(74 Тираж 748 П ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5