Запоминающее устройство с самоконтролем
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1076952
Автор: Абузяров
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН З(5) 6 11 С 29 00 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. Электронная вычислительная машина ЕС. Под ред. А. Н. Ларинова. М.Статистика, 1977, с, 202 - 204.2. Патент Японии53-20319,кл, Сл 11 С 29/00, 1981.3. Техническое описание ЭВМ ЕС-ОНО,953 - 057 - 006, ТОЗ П роцессор ЕВ,кл. 28, с. 233, 1976 (прототип).(54) (57) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО С САМОКОНТРОЛЕМ, содержащееблок памяти, адресный вход которого подключен к первому выходу адресного регистра, информационный вход блока памяти подключен к первому выходу регистра информации и к первому входу блока элементов И, выход блока памяти подключенк первому входу регистра информации,второй вход которого подключен к первому выходу первого блока сумматоров помодулю два, третий вход регистра информации подключен к первому входу первогоблока сумматоров по модулю два и к первому выходу первого буферного регистра,выходы которого являются информационными входами устройства, второй выходпервого буферного регистра подключен квторому входу первого блока сумматорбвпо модулю два, второй выход которогоподключен к первому входу регистра ошибок, второй вход регистра ошибок подключен к выходу первого блока свертки,первый и второй воды которого подключены соответственно к второму и третьему выходам регистра адреса, второй выход регистра информации подключен к первому входу блока сравнения, второй входкоторого подключен к первому выходу второго блока сумматоров по модулю два,вход второго блока сумматоров по модулю,два подключен к трегьему выходу регистра)информации, нтвертый вход которого подЯО 1076952 А ключен к первому выходу второго буферного регистра, второй выход второго блока сумматоров по модулю два подключен к второму входу блока элементов И, третий вход которого подключен к выходу первого дешифратора, первый выход блока сравнения подключен к входу первого дешифратора, к входу второго дещифратора и к входу блока анализа синдромов, первый выход которого подключен к воду счетчика сбоев, выход второго дешнфратора подключен к четвертому входу блока элементов И, выход которого подключен к входу второго буферного регистра, второй выход второго буферного регистра подключен к входу второго блока свертки и является информационным выходом устройства, второй вь 1- с ход блока анализа синдромов подключен ж к третьему входу регистра ошибок, четвертый вход которого подключен к выходу второго блока свертки, выход регистра ошибок подключен к входу элемента ИЛИ, выход которого является управляющим выходом устройства, входы первого буфер- ф ного регистра являются информационными входами устройства, отличающееся тем, ф что, сцелью повышения быстродействия, оно содержит четыре регистра, два триггера, блок селекции и блок индикации, первый и второй входы которого подключень 1 к выходам соответственно первого и второго триггеров, третий вход блока индика- (,Д ции подключен к выходу первого регистра, Я первый вход которого подключен к первому входу второго, третьего и четвертого регистров, к первым входам первого и второго триггеров и к первому выходу блока анализа синдромов, вторые входы первого и второго триггеров подключены к соответствующим выходам блока селекции, первый и второй входы которого подключены . соответственно к выходу первого дешифра-.тора и к первому выходу регистра информации, четвертый вход блока индикации подключен к выходу второго регистра, вто рой вход которого подключен к третьему вы1 07 б%2 ходу регистра адреса, пятый вход блока индикации подключен к выходу четвертоггт регистра. второй нход которого подключен к второму выходу блока сравнения, шестой Изобретение относится к построениюустройств контроля и диагностики и можетбыть использовано в специализированныхи универсальных вычислительных машинах.Известно устройство для контроля памяти )1.Недостатком указанного устройства является то, что оно не обеспечивает возможности локализации неисправностей параллельно с решением задач на ЭВМ,Известно устройство сбора ошибочнойинформации в памяти )2),Недостатками устройства являютсяболыпие затраты оборудования введенодополнительное запоминающее устройство)и потери времени, связанные с фиксациейсостояния регистров памяти при любой ошибке.Наиболее близким к предлагаемому является запоминающее устройство с самоконтролем, позволяющее выполнить коррекцию информации в случае возникновениясбоев, искажающих один разряд н слове.А в случае сбоев, приводящих к искаженик) двух и более разрядов, известное устройство позволяет в дополнительном.запоминающем устройстве запомнить состояниярегистров оперативной памяти для последующего анализа.Недостатком известного устройства является то, что н случае неисправностей,приводящих к искажению информации водном разряде, не сохраняется состояниерегистров оперативной памяти для обеспечения локализации места неисправности.Поэтому локализация таких неисправностей не может быть осуществлена параллельно с решением задачи, что приводит к снижению быстродействия запоминающего устройства и уменьшению коэффициента технического использования ЭВМ.Цель изобретения -- повышение быстродействия устройства.Поставленная цель достигается тем, чтов запоминакнцее устройство с самоконтролем, содержащее блок памяти, адресныйвход которого подключен к первому выходуадресного регисгря, информационный входблока памяти подключен к первому выходурегистра информации и к первому входублока элементов И, выход блока памятиподкчючеп к ггерному вхолу регистра информации, в прцй в;од которого подклю 1 О 15 20 25 ЗО 35 40 вход блока сравнения подключен к выходу третьего регистра, второй вход которого подключен к третьему выходу блока сравнения,чен к первому выходу первого блока сумматоров по модулю два, третий вход регистра информации подключен к первому входу первого блока сумматоров по модулю два и к первому выходу первого буферного регистра, входы которого являются информационными нходами устройства, второй выход первого буферного регистра подключен к второму входу первого блока сумматоров по модулю дна, второй выход которого подклгОчен к первому входу регистра ошибок, второй вход регистра ошибок под. ключен к выходу первого блока свертки, пер-. вый и второй входы которого подключены соответственно к второму и третьему выходам, регистра адреса, второй выход регистра информации подключен к первому входу блока сравнения, второй вход которого подклкчеп к первому выходу второго блока сумматоров по модулю дна, вход второго блока сумматоров по модулю два подключен к третьему вьгходу регистра информации, четвертый вход которого подключен к первому выходу второго буферного регистра, второй выход второго блока сумматоров по модулю два подключен к второму входу блока элементов И, третий вход которого подключен к выходу первого дешифратора, первый выход блока сравнения подключен к входу первого дешифратора, к входу второго дешифрятора и к входу блока анализа синдромон, первый выход которого подключен к входу счетчика сбоев, выход второго дешифратора подключен к четвертому входу блока элементов И, выход которого подключен к входу второго буферного регистра, второй выход второго буферного регистра подключен к входу второго блока свертки и является информационным выходом устройства, второй выход блока анализатора синдромов подключен к третьему входу регистра ошибок, четвертый вход которого подклгочен к выходу второго блока свертки, выход регистра ошибок подключен к входу элемента ИЛИ, выход которого является управляющим выходом устройства, входы первого буферного регистра являются информационными входами устройства, дополнительно введены четыре регистра, два триггера, блок селекции и блок индикагпги, первый и второй входы которого подключены к ныхолам соответственно первого и второго григгерон, 107695220 3третий вход блока индикации подключен к выходу первого регистра, первый вход которого подключен к первому входу второго, третьего и четвертого регистров, к первым входам первого и второго триггеров и к первому выходу блока анализа синдромов, вторые входы первого и второго триггеров подключены к соответствующим выходам блока селекции, первый и второй входы которого подключены соответственно к выходу первого дешифратора и к первому выходу регистра информации,.четвертый вход блока индикации подключен к выхолу второго регистра, второй вход которого подключен к третьему выходу регистра адреса, пятый вход блока индикации подключен к выходу четвертого регистра, второй вход которого подключен к второму выходу блока сравнения, шестой вход блока сравнения подключен к выходу треть.его регистра, второй вход которого подключен к третьему выходу блока сравнения.На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг. 2 и 3 приведены функциональные схемы блока анализа синдрома и блока индикации.Устройство содержит входы 1 - 3, регистр 4 адреса, регистр 5 информации, буферные регистры 6 и 7, блоки 8 и 9 сумматоров по молулю лва, блок 10 сравнения, блоки 11 и 2, сверток по модулю два, блок 13 элементов И, дешифраторы 14 и 15, регистр 16 ошибок, элемент ИЛИ 17, блок 18 анализа синдрома, счетчик 19 сбоев, выходы 20 и 21, блок 22 памяти, регистры 23 - 26, триггеры 27 и 28, блок 29 селекции и блок 30 индикации.Вход 1 в устройство представляет собой двухпроволную линию, по которой поступают сигналы Запись, Чтение, задающие режим работы блока 22 памяти.Вход 2 в устройство представляет собой линию, по которой передается код адреса с контрольными разрядами. Контроль организован побайтно.Вход 3 в устройство представляет собой 72-проводную линию. По входу 3 поступает информация, кажлый байт которой сопровождается олним контрольным разрядом.Регистр 4 адреса построен на Р-триггерах и служит для запоминания адреса, по которому необходимо выполнить обращение к блоку оперативной памяти.Регистр 5 информации служит для хранения информации при записи в оперативную памяти и после чтения. Помимо 64-х информационных разрядов, он содержит восемь разрядов корректирующего кода. Построен на Д-триггерах. Буферный регистр 6 служит для храненияинформации, предназначенной для записи в оперативную память. Помимо ,64-х информа ционцых разрядов содержит восемь контрольных разрядов цо одному на каждые восемь разрядов информации.11 остроен на триггерах.Буферный регистр 7 служит для хранения информации, считанной из оперативной памяти. Содержит 64 информационных разряда, восемь контрольных разрядов и восемь разрядов кода коррекции.Построен на Д-триггерах.Блок 8 сумматоров по модулю два обес- О печивает проверку правильности приемаинформации на первый буферный регистр 6, а также формирует разряды корректирующего кода в соответствии с кодом Хэйминга. На входы блока 8 поступают информационные и контрольные разряды с выходов буферного регистра 6. Первый выход блока 8 представляет собой код коррекции, сформированный для всего 64-х разряд- ного информационного слова. Он подключен к входу регистра 5 информации. Второй выход блока 8 представляет собой выходы восьми сверток, каждая из которыхсворачивает восемь информационных разрядов и один соответствующий им контрольный, поступающие с выходов регистра 6. Второй выход поступает на первый25 вход регистра 6 ошибок. Блок 8 реализованна схемах сложения по модулю два, например, 500 ИЕ 60. Блок 9 сумматоров помодулю два служит для формирования попоступающим на его вход 64-м информационным разрядим кода коррекции по кодуЗО Хэммицга (первый выхол) и восьми контрольных разрядов для контроля по модулюдва второй выход). Блок 9 реализован,например, на интегральных схемах 500ИЕ 60.Блок 10 сравнения служит для формиравацця кода синдрома. Представляет собойвосемь схем сравнения, на каждую изкоторых поступает разряд кода коррекциис выхода регистра 5 информации и с выхода блока 9 сумматоров по модулю два.4 О Блок 11 сверток по модулю два служитдля контроля правильности приема кодаадреса на регистр 4 адреса. Реализованна 500 ИЕ 60. Блок 12 сверток по молулюдва служит для контроля правильностиприема информации ца буферный регистр 7.45 Реализован ца 500 ИЕ 60,Блок 13 элементов И служит для перелачи на буферный регистр 7 разрядов информационных, контрольных и кола корреляции в прямом коде или с инверсией. Прикаждой передаче инвертируются два раз.ряда: информационный и контрольный,соответствующий тому байту, в которыйвходит инвертцруемый информационныйразряд, или один разряд кола корреляции.Дешифратор 14 предназначен лля определения по коду синдрома разряда, неверно считанного из блока 22 памяти ца регистр 5 информации. Выход лсшцфратора10 15 5 14 цостуц)ет на вход блока 13 элемецтов И, Децифрятор 15 служит для определенияцо коЛу сцнЛромя номера байта, в которомнаходится неверно считанццй информациоцньи разря. Гя 1 холц лс 301 ифряторов 14 и 5 цс)стуцыет выход блока 10 сравнения, 31 а котором формируется кол сицлромя. Регистр 16 ошибок служит для фиксации факта возникновения некорректируемой ошибки. Прц возникновении такой ошибки для обеспечения возможности анализа причин сбоя работа оперативной цамяти, я также устройств, с которыми она сопряжена, лолжня быть цриосгяцовлена.Сцособь) анализа таких ситуаций могут быть самые рызцообрязныс: кяк ручные,явтомятическис, однако дл 5 Изобретс)ци 5 это 1 сГ имеет цринципиальнОГО знячсция. Элемент ИЛИ 17 вцрабыть)вает сиги.тцриостынова работы оперативной памяти и соцряжецнцх с це)о устройств в случае цер 1 венства ул 10 хот 5 бц ОлнОГО рязр 53- ля регистра 16 ошибок.Блок 18 анализы синдрома служит лля распознания цо коду синдромы коррелируе мцх ошибок оперативной памяти. Функциональная схемы блок 18 приведены ны фиг. 2 и солержит элемс цт ИЛИ 18 1 элементы И 18.2, 18.3 и 18.4, Эдеме 3 тИЛИ 18.5. Появление сииала цы выходе элемента 8.2 говорит о том, что в коле сицлрома разряд обшей четности равен единице, а остальцьсе разряды це рывць нулю, т. е. имеет место корректируемая ошибка. 1 оявлецие сигналя ны выхс);е элементы 18.3 говорит о том, что в коле синдромы разрял Обцей четности ранец нулю, а остальцье разряды це равны цулк), т. е. имеет место двойная ошибка. Появление сигнала цы вцхоле элемента8. Говорит 0 тОм что ц")О- изошла тройная опибкя или цеверец рызрял общей четцостц. Двс)йсые и тройные ошибки устройстцс)м не корректируются, при этом элементом 18.5 вырабатывает. ся признак цекорректируемой осцибки.Счетчик9 сбс)ев служит для полсчетя числа корректирус.мых ошибок. Он содержит восемь разрядов, старший разряд полключен не цо счетному. я цо уста 30- восому входу. Зтс)т рязрял сигнализирует о лостиженци с)етч 3 ьс)353 19 мяксимальцого значения. В нулевсц состояние старший разряд счетчик сбоев 19 устанавливается прн начальном сбрсн е. с.: етчик 19 выполнен на триггерах, имее 3 или)с 333 оные выходы. Первый вцхс); представляет собой 72.х проводну)с) лини 0, в которой 64 шины исцользуютс я ллц цсрелячи информации в восемь контрольных рызрялов, Второй выход црс лст 33.3 цс собой Олнопроволную линик), цс) кс)33)рс)й цс рел;3 с.тс сигнал 31 риОстяцовы рс)бсхс 3 ъ 133 ер)33 ыв 13 с)и 33 м 53 ти и с:033) 55 40 5055 3 ряженньх устройств в случае возникновсни 5 нскОрректируемОй с)ш 1 ибки.элок 22 ОперативцОЙ Памяти служит лля х 1)янения информации и включает в сс бя, цомимо зяцоминяюцсих матриц, схемы лец 3 ифряц,ци адреса и схемь усиления считываемых и зацисцваемых р;урядов информации. Регистр 23 служит лля запоминания ,/состоя н ий единичных вы холов регистра 4 ы:3 рсс)1. Рс 13 стр 24 сл ужиГ для заном инания состояний нулевых выходов регистры 4 адресы. Реп 3 стр 25 с.)ж 3 лля зацомицы 33 ця состояний црямцх выходов схем сравнения сблокя 1 О. Регисгр 26 служит для запоминания состояний инверсных выхс)лов схем сравнений блока 1 О. Регистры 23 - -26 построены ня сцн.сроннцх Р-триггерах. Информация цы регистр 23 2) заносится в случае возникновения корректируемой Ошибки цо сигнылу с выколи блока 18 ;3 ны.)изсиндрома. Гр)1 Гер 27 слх жит л,351 .шцомццыния с)сцц 31 ного выходы разряда, принятого цри счцть 3 вынии из блока сц 3 еративцой памяти ня рсгистр 5 ннформа 31 ии неверно, я триггер 28 хранит состояние нулевого выхола указанного разряда. Обя григгеры 27 и 28 цредставля)от собой К- трип ерц.Е)лот 29 селс кции служит лля выбора разряды реп)стра информации, неверно считанного из блока памяти. С выходов блока 29 состояния цулевсяо и единичного вцхо)сов этого разряда передаются для запоминания ца входы триггеров 27 и 28. Выбор разряды осу)цествляется в соответствии с возбу)кденной вцхолной шиной детцифратора 14. Блок 29 селекции построен цы селекторах 500 ЛМ 01.Блок 30 индикации служит Лля индикации места неисправности. В каждом конкретном случае это может быть номер раз)5 ля, яд 3)ес, ПО 1 е алресы, укязывдк)цее Оду из координат, Кроме того, блок 30 указывает характер неисправности Процаляцие елиннцы, Ложная едицисса. По входам блок 30 индикации связан с реист. рами 23 26 и тристерами 27 и 28.Функциональная схема одного разряда блока ицдикациц цривелеца цы с)цг. 3. Оц содержит элементы И 30 1, 30 2 и 30.3 элементы 30.4 и 30.5 индикации (дасшочка накаливания или светод 133 д 3. Блок 30 индикации работает следуоним образом. Е.сли при возникновении сбоев анализируемый разряд блоков 4, 10 и 5 находится в разных состояниях, то булуг усты 330 влецы в единичное состояние триггеры, вхоляцие и в блоки 23-.-27 ц в с)ссски 24 26 и 28. В этом случае 1 я )ыходс 30.имеем зы 3 решяк)щий сиГ 3 л и ни Олин индикационный элемент не включается. Если же цри возникновении сбоев ацли 133 рхсмцй разряд блоков 4.10.5 и хо лиСц в одном каком-либо состоянии, 30 Лы тс)лько Олин триггер соотиетствук)33303 с) рярилы бло 1076952ков 23- 28 устанавливается в единичное состояние, При этом включается один из ицдикацисвцых элементов 30,4, 30.5, имеющих разнуго цветовую окраску.Перел началом работыуСтройства впериод выполнения регламентных работ блоки устройства 19, 23, 24, 25, 26, 27 и 28 по цепи начальной установки приводятся в исхолное нулевое состояние. Чтобы не перегружать чертежи связями, не имеюецими принципиального значения, цепь начальной установки це показаны.Устройство имеет лва режима работы:Запись и Чтение. В режиме Запись из устройств, сопряженных с оперативцой памятью, ца регистр 4 адреса поступает адрес, по которому необходимо выполнить запись, ца буферный регистр 6 поступает информация с контрольными разрялами.Правильность приема адреса ксштролируется блоком 11 сверток по модулю лвд, а информации -- блоком 8 сумматоров цо модулю лва. Ес,и информация приц 51 та непрдвильцо на указанные регистры, то блоками 11 и 8 вырабатываются сигналы ошибки, которые уста цдвлцвак)т в единицуу соответствующие раз рялы регистра 16 ошибок и в рсзультдпгс процесс записи прекращается. Е.сли ошибки це были обнаружены, блоком 8 сумматоров по модулю лнд срорм ирустс 51 код коррскци и и информ д пи я совместно с колом коррекции принимается на регистр 5 ццфорчдцци. Гри гвступлении ггс 5 первому Входу В устрОЙСТВОЗдпис 15 иц 1)ормаци 51 совместно с кОдОм коррекции здписгидется н блок 22 памяти.В режиме Чтсцис из устройств, сопряженных с оперативной цам 5 гтью, ца репстр 4 адреса занос ится адрес, по которому цсобхолимо выполнить обрапение. Затем по первому входу 1 в устройство в блок 22 памяти посгуцдст силал Чтение, В результате ца регистр 5 поступает информация с кодом коррекции. Информациоцные разряды с третьего выхода регистра информации поступают ца вход блока 9 сумматоров по модулю лва. Блоком 9 в соответствии с информацией, поступившей на его вход, по первому выхолу формируется код коррекции, д по второму выходу конт рольные рдзрялы.Код коррекции с второго выхода регистра информации (сцитдццый) и код коррекции с первого выхола второго блока 9 сумматоров сформированный) сравниваются в блоке 10 сравнения. В результате на выходе блока сравнения образуется код синд)омд. Поступающий в блок 18 анализа синдрома. Если блоком 8 обнаружена некорректируемая ошиока, на его выходе формируется сигнал, устанавливающий соответствующий разряд регистра 6 ошибок в единицу, что приостанавливает рароту оперативгюй цдчяти и сопрямсенных устройств. Если блоком 18 анализа син 5 10 5 20 25 ЗО 35 4 с 45 50 55,дромд обнаруживается корректируемая ошибка, то состояние счстчикд 19 сбоев увеличивается нд единицу. Децифрдтор 15 возбуждает соответствующий коду син.дрома вход блокд 13 вентилей и через него информация перслается на буферный регистр 7 (ицфорх)дегиоцецые разрялы и раз- ряды кода коррекции). Дсцгцфратор 15 возбуждает соответствугощцй кол) сцнлрома вход блока 13 вентилей, через который передаготся коцтрольцыс разряды на буферный регистр 7. Одновременно состояние разрядов регистра 4 длреса, выходов блока 10 сравнения, искаженного разряда регистра 5 информации копируются на регистры и триггеры блоков 2328, Затем откорректированная ицфорчдция поступает на бу-, ферцый регистр 7, проверяется блоком 12 сверток ПО модулю лвд и передается в устРойСТН 11, СОГ 1)51)КСгцЦЬ 1 С С С)ПСРаТЦВНОЙ ПачятИО. Кроме того, с б)уфсрцого регистра 7 ццформдццоццыс разряды и разряды кола коррс кцци цсре,гсц 01 ся ца н сол регистра ицфорчдцци ля 51 рсгсцг)дцииУчцьВдя, что устрсцсстно регГ)ответ нецрсрывц 0, в процессе рсдлцздццц здлдч без здтрдг цо.сзцого мдпгцццого времени удастс 51 с)бр 1 Г)отть з 111 ч игс,1 ьцое кол и чсстВО сбоев. В силу указацых Особенностей по. строения уст)71 ств 1 блоком ццликации Ицфцццруются с 7 СТ 05)ццс полей регистров, ичсюцИх общий;дрдктср лля вссх сбоев. Например, сслц сб й Озццкдст по одному какому-либо разряду, то в поле блока индикации, св 5)зегццом с блоком сравнения,Оор,боткц яссах 00 В Г)ЧЕС 1 Т ицдици ровдться номер сбойного рдзрядд. Если цсгспрдвцость снязд:гд с Огццбкой схем передачи длрссд илц схсх:Есгцифрдциц адреса, 1 О, прц ус,Г) Впц;Осгцжсцц 51 счетчиком9 сбосе);1)ксихуд, в б.ц)к индикации будет ицлцццр)вдться цлц кокрстцый адрес, или Олцд ц: ИОО 1)лицдт 1),ЕРС 11Предлагаемк ус 1 р 01 С) И) позволит обес- ПЕН 1) Ь .1 ОКДЛИЗ 51 ЦЦО ЦСгЦСНРДЕЦС)СТЕЙ ОПЕ- ратцвцой памяти, имсюццх перемещающийся хдрдктср и приволяццгх к искажению информации в олцоч разряде, параллельно с рсгцсцисч здлдч цд ЭБМ, без затрат времени и без супгсствсцнсго увеличения ОборудОГ д н и 51.Изобретение стало возможным благодаря возможности обработки сбойной информации, Одновременно с сс фиксацией нд дополнительных регистрах, без накопления в буферных здпсцц 1 ОцИх устройствах.Наиболее целссообрдз 1 цс пользование данного устройства л.я цоцс ка неисправностейй оперативной цд)15ц тццд 2.5. В памяти, построеннойсхсч 2,5 Д, одни и те же обмотки цсц)ль,ктя ц кдк длресныс, и как разрядивс. 1 эчу В ряде случаев неисправность в гасх лсцИфрдции адреса Восприцимдт: к;к арялцдя. гля обеспечения ггравцл.г лц; позе) в этом9случае необходимо обработать большое количество сбойных ситуаций (порядка 100). Применение данного устройства позволя 10ет избежать ошибок при определении места неисправности и тем самым исключить непроизводительные потери времени.Составитель С Техред И. Верес Тираж 575 И Государственного делам изобретений осква, Ж - 35, Рау Патент, г. УжгоРелэктор А. ВласенкоЗаказ 758/48 ШустенкоКотрелтпр 1 МускиПодписноекомитета СССРи открытийшская наб., д. 4/5Род, ул. Проектная, 4
СмотретьЗаявка
3356423, 23.11.1981
ВОЙСКОВАЯ ЧАСТЬ 03444
АБУЗЯРОВ ВИКТОР МУХАМЕДТОВИЧ
МПК / Метки
МПК: G11C 29/00
Метки: запоминающее, самоконтролем
Опубликовано: 28.02.1984
Код ссылки
<a href="https://patents.su/7-1076952-zapominayushhee-ustrojjstvo-s-samokontrolem.html" target="_blank" rel="follow" title="База патентов СССР">Запоминающее устройство с самоконтролем</a>
Предыдущий патент: Асинхронный регистр сдвига
Следующий патент: Резервированное запоминающее устройство
Случайный патент: Карусельный ветродвигатель