Микропрограммное устройство управления

(19) (11) А 1 51)5 С 06 Р 9 ОБРЕТЕНИЯ И АНИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ зический н,гурин Проек компл ротах Ра 5, рис7.20.ТРОЙСТ чис- облас ся нее кавлениаиболе льэовано в ГОСУДАРСТВЕКНЫЙ КОМИТЕТпю иэоБРетениям и ощРытиямпРи Гннт сссР 1(56) Булгаков С.С, и др,вание цифровых систем намикропрограммируемых БИСдио и связь, 1984, с, 18Там же, с. 209, рис.(57) Изобретение относитлительной технике, а точти микропрограммного упрровыми устройствами, и нфективно может быть испо вычислительных и управляющих систе=мах высокого быстродействия, имеющих большой объем микропрограммногообеспечения. Цель изобретения - повышение быстродействия микропрограммного устройства управления и сокращение памяти микропрограмм - достигается за счет распараллеливанияуправления между двумя модулями микропрограммного управления и их синхронной работы. Устройство содержитпервый блок 1 формирования адресамикрокоманды, первый блок 2 памятимикропрограмм, первый регистр 3микрокоманд, второй блок 4 формирования адреса микрокоманды, второйблок 5 памяти микропрограмм, второйрегистр б микрокоманд, блок 7 синхронизации, вход 8 кода операции,вход 9 логических условий, первый1619265 510,15 40 10 и второй 11 информационные выходы (микроопераций). В устройстве первый и второй блоки формирования адреса микрокоманды работают параллельно и синхронно, на первый подается от блока синхронизации частотана.второй - частота Е, причем отношение частот Г /Г - любое число больше 1. Это увеличивает быстроействие устройства, поскольку снимает с первого блока формирования адреса микрокоманды, отвечающего за общее управление устройством и. имеющегз сложную структуру и огРаИзобретение относится к вычислительной технике, а точнее к области микропрограммного управления цифровыми устройствами, и наиболее эффек тивно может быть использовано в вычислительных и управляющих система.,"высокого быстродействия, имеющихбольшой объем микропрограммногообеспечения,30Целью изобретения является повышение быстродействия микропрограммного устройства управления и сокращение памяти микропрограмм.В устройстве первый и второй блоки формирования адреса микрокомандыработают параллельно и синхронно,на первый подается от блока синхронизации частота Е.1, на второй - частота Е, причем отношение частот1/Кя - любое число больше 1. Этоувеличивает быстродействие устройстза, поскольку снимает с первого блока фзрмирования адреса микрокоманды,отвечающей за общее управление устройством и имеющей сложную структуруи ограниченное быстродействие, функции оперативного управления и передает его более простому и быстродействующему второму блоку формирования адреса микрокоманды. Распределение разрядов микрокоманды междупервой и второй памятью микропрограмм, первым и вторым регистром микрокоманд позволяет аппаратно разделить логиче ки несовместимые поля55 микрокоманды и устранить повторные фрагменты микропрограммы, сократить з счет этого память микропрограмм,ниченное )быстродействие, Функцииоперативного управления и передаетего более простому и быстродействующему второму блоку формированияадреса микрокоманцы, Распределениеразрядов микрокоманды между первойи второй памятью микропрограмм, первым и вторым регистрами микрокомандпозволяет аппаратно разделить логи-чески несовместимые поля.микрокоманды и устранить повторные фрагментымикропрограммы, сократить за счетэтого память микропрограмм. 2 з.п,ф-лы, 7 фиг,На фиг,1 представлена структурная схема предлагаемого устройства; на фиг,2 - схема первого блока формирования.адреса микрокомандьц на Фиг,З блок синхронизации; на фиг.4 - схема второго блока формирования адреса микрокоманды; на фиг.5 - алгоритм работы устройства; на фиг,б, 7 схема распределения информации в блоках памяти микрокоманд.Микропрограммное устройство управления (Фиг.1) содержит первый блок 1 формирования адреса микрокоманды, первый блок 2 памяти микропрограмм, первый регистр 3 микрокоманд, второй блок 4 формирования адреса микрокоманды, .второй блок 5 памяти микропрограмм, второй регистр 6 микрокоманд, блок 7 синхронизации, вход 8 кода операции, входы 9 логи-;. ческих условий, первый 10 и второй 11 информационные выходы (микроопераций).Первый блок 1 формирования адреса микрокоманды (фиг.2) содержит с первого по третий мультиплексоры 12-14, схему 15 формирогания адреса микро- команды, элемент НЕ 16, узел 17 ключей с тремя устойчивыми состояниями, триггер 18, резистор 19 и конденсатор 20.Блок 7 синхронизации (фиг.З) содержит генератор, включающий в себя элемен."ы НЕ 21-23, кварцевый резонатор 24, резисторы 25, 26, конденсаторы 27, 28 и триггер 29.Второй блок 4 формирования адрсса микрокоманды (фиг,4) содержит элепамяти соответствующий блок формирования адреса микропрограммы должен получить ее стартовый адрес.Первый блок 1 формирования адресамикрокоманды начинает работаь с нулевого адреса, далее стартовый адрес определяется векторами, получаемыми по входам команд и состояний,Второй блок 4 формирования адресамикрокоманды всегда получает стартовый адрес с выхода третьего поляпервого регистра 3 микрокоманд, Входе выполнения процедур первый блок 15 1 формирования адреса микрокомандыполучает адрес следующей микрокоманды через вход кода конструкцийс выхода первого поля первого 3 регистра микрокоманд, а второй блок 5 20 формирования адреса микрокоманды вкаждом такте наращивает предыдущийадрес на единицу.Сокрашение памяти микропрограммв предалагаемом устройстве иллюстрируется фиг.5-7. На фиг.5 представлена поспедовательность микрокоманд,реализующая команду АЙВ А,К - сложение содержимого регистра общего назначения и аккумулятора, в предложе нии, что адресация и выборка кодатекущей команды производится в предыдущей командеМикропрограмма состоит из головной части - микрокоманды 1, 2, 9, 10, подпрограммы А 1 35 микрокоманды 3-8 и подпрограммы В 1микрокоманды 11, 12. Формат микрои 11команды включает поля Операция"Операция" должно быть символическоевыражение А)-(Я)-СЕ) -А, Пробелыв соответствующем поле означают"Нет микрооперации", Видно, что уникальным являются большинство кодов вполе. "Обмен - прерывания", микрокоманд, которое управляет последовательностью команд, прерываниями, 5 О вводом-выводом. Это естественно, поскольку управляемый разрядами поляаппаратный модуль является задатчикоМ информации как для внешних относительно процессора устройств, так 55 и для модуля АЛУ Внутри процессора,Поля "Операцияц, иПоследовательностьмикрокоманд" имеют значительное ко 5 161 менты НЕ 30, 34, элемент И-НЕ 31, триггер 32 и счетчик ЗЗ.Устройство работает следующим образом.После включения питания первый блок формирования адреса микрокоманды вырабатывает нулевой адрес, поступающий на первый блок 2 памяти микропрограмм, откуда содержимое нулевой ячейки заносится в первый регистр, 3 микрокоманд. Выход первого поля этого регистра содержит адрес следующей микрокоманды в первой памяти микропрограмм и подается на первый вход блок 1 формирования адреса микрокоманды, выход второго поля этого регистра содержит код управления и подается на информационный выход 10, выход третьего поля этого регистра содержит адрес микрокоманды во втором блоке памяти микропрограмм и подается на второй блок 4 формирования адреса микрокоманды, который передает его на второй блок 5 памяти Микропрограмм. Содержимое адресуемой ячейки этой памяти заносится во второй регистр 6 микрокоманд, с выхода которого он поступает на информационный выход 11 устройства. При этом полная микрокоманда управления представляет собой совокупность разрядов гервого регистра 3 микро- команд и второго ренистра 6 микро- команд, а код управления является совокупностью значений разрядов второго поля первого регистра 3 микро- команд и выходов второгорегистра 6 микрокоманд. Смена адреса на выходе первого блока 1 формирования адреса микрокоманды происходит с частотой й, на выходе второго блока 4 формирования адреса микрокоманды с частотой Г 1, Например, при Г/Г, = 2 реализация блоков 1, 4, 7 для данного случая показана на фиг.2-4.В первом регистре 3 микрокоманд информация меняется по четным тактам, начиная с нулевого, а во втором регистре 6 микрокоманд информация меняется в каждом такте, Работа устройства управления определяется микропрограммой, хранящейся в первом блоке 2 памяти микропрограмм, при этом каждая ее процедура требует выполнения нескольких процедур микропрограмм, хранящейся во втором блоке 5 памяти микропрограмм. В начале выполнения процедуры каждой 9265 6 личество пробелов, но микрокоманды10 15 20 скольку привязаны к временным диаграммам обмена. Размещение микро- команд в памяти известного устройст ва или прототипа представлено на фиг,б, у последнего показана одна иэ матриц памяти, На фиг.б в каждой подпрограмме поле "Обмен/прерывания" всех микрокоманд обозначено одним именем, в этом поле имеется значительное количество повторов. В предлагаемом устройстве введение второго блока формирования адреса микро- команды и блока синхронизации позволяет прбизвести вертикальное разделение памяти микропрограмм на два массива и разместить микрокоманды в соответствии с фиг.7. В первом блоке памяти микропр грамм добавляется поле "Вектор второй матрицы", пробелы сокращаются, во втором блоке памяти микропрогра м повторы исключаются.Увеличение быстродействия в устройстче достигается за счет распределения функций управления между первым и вторым блоками формирования адреса микрокоманды. Оперативное управление осуществляется вторым иэ них, который имеет один источник адреса, вносит поэтому наименьшую задержку и может тактироваться высокой частотой. Общее управление осуществляется первым блоком формирования микрокоманды, сложный алгоритм управления подразумевает несколько источников или внутреннее преобразование адреса в его структуре, поэтому он уступает по быстродействию второму, но при параллельном управлении его тактовая частота может быть снижена.Время выполнения одного такта может быть уменьшено по сравнению с известным устройством. Реализация первого 2 и второго 5 блоков памяти микропрограмм стандартная. Каждый из блоков г.амяти может быть выполнен, например, на основе микросхем К 55 бРТ 5, у которых адресные входы с одинаковыми, номерами индексов соединены параллельно и подключены к соответствующим выходам одноименного блока формирования адреса микрокоманды, информационные выходы подключены к соответствующим информационным входам, одноименного регистра микрокоманд,на входы выборки всех микросхем подан активный потенциал логическогонуля. Первый регистр 3 микрокоманди второй регистр б микрокоманд такжемогут быть реализованы стандартнона основе, например, микросхемК 1804 ИР 1, Информационные входы микросхем должны быть подключены к соответствующим выходам одноименногоблока памяти микропрограмм, а выходымикросхем являются информационнымивыходами соответствующего регистра.На входы выборки микросхем первогорегистра 3 микрокоманд подаются сигналы с входа режима работы этогорегистра, на входы синхронизациимикросхем - сигнал с входа синхронизации. На входы микросхем второгорегистра б микрокоманд подаетсяактивный потенцил логического нуля,на входы синхронизации микросхем -сигнал с входа синхронизации. Формула изобретения 1, Микропрограммное устройство управления, содержащее первый блок формирования адреса микрокоманды, первый блок памяти микропрограмм, первый регистр микрокоманд, второй блок памяти микропрограмм, второй регистр микрокоманд, причем выход первого блока формирования адреса микрокоманды соединен с адресными входами первого блока памяти микропрограмм, выход которого соединен с информационным входом первого регистра микрокоманд, выход первого поля управления формированием адреса которого соединен с входом кода инструкций первого блока формирования адреса микрокоманды, выход второго блока памяти микропрограмм соединен с информационным входом второго регистра микрокоманд, выход поля микроопераций первого регистра микрокоманд и выход второго регистра микрокоманд являются информационными выходами устройства, вход команд первого блока формирования адреса микрэкоманды соединен с входом кода операции устройства, вход состояний первого блока формирования адреса . соединен с входом логических условий устройства, червый вход синхронизации устройства соединен с входом синхронизации первого блока формирования адреса микрокоманды, с входом синхронизации первого регистра микрокоманд, второй вход синхронизации устройства соединен с входом5 синхронизации второго регистра микрокоманд, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и сокращения емкости памяти микропрограмм, устройство содержит второй блок формирования адреса микрокоманды, причем выход второго поля управления формирование адреса первого регистра микрокоманды соединен с входом кода инструкции второго бло ка формирования адреса микрокоманды,выход которого соединен с адреснымвходом второго блока памяти микропрограмм, первый вход синхронизациивторого блока формирования адресамикрокоманды соединен с первым входом синхронизации устройства, второйвход синхронизации второго блока формирования адреса микрокоманды соединен с вторым входом синхронизацииустройства,2. Устройство по п,1, о т л и -ч а ю щ е е с я тем, что первый блокформирования адреса микрокоманд содержит с первого по третий мультиплексары, узел формирования адреса, триггер, узел ключей с тристабильнымвыходом, причем вход команд блока соединен с первыми информационными входами с первого по третий мультиплексоров, выходы которых соединены синформационными входами узла формирования адреса, информационный выходкоторого соединен с выходом блока,вторые информационные входы с первого 40по третий мультиплексоров подключенык шинам логического нуля и логическойединицы устройства, вход состоянийблока соединен с управляющим входомусловия логического перехода узла фор мирования адреса, шина логическойединицы устройства подключена к входулогического перехода узла формирования адреса, 0-входу триггера и к млад-. 1619265 10шим разрядам информационного входаузла ключей с тристаоильным выходом,выходы которого соединены со старшимиразрядами входа кода инструкций блока и с входом кода инструкции узлаформирования адреса, младшие разрядывхода кода инструкции блока подключены к информационным входам узла формирования адреса, вход синхронизацииблока соединен с входами синхронизации узла формирования адреса и триг-,гера, прямой выход которого соединенс управляющим входом узла ключей стристабильным выходом, информационныйвход старших разрядов которого соединен с потенциалом логического нуляустройства, инверсный выход триггерасоединен с управляющими входами спервого по третий мультиплексоров,выход признака режима работы узлаформирования адреса соединен с входомуправления третьим состоянием с первого по третий мультиплексоров.3. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что второйблок формирования адреса микрокоманды содержит регистр, счетчик, элемент И-НЕ, первый и второй элементыНЕ, причем старшие разряды входакода инструкции блока соединены синформационным входом регистра, выход которого соединен со старшимиразрядами выхода блока, младшийразряд входа кода инструкции блокасоединен с входом первого элементаНЕ, выход которого соединен с первымвходом элемента И-НЕ, выход которогосоединен с входом синхронизации регистра и с входом второго элементаНЕ, выход которого соединен с входомустановки в "0 счетчика, выходкоторого соединен с младшими разрядами выхода блока, первый вход синхронизации блока соединен с вторымвходом элемента И-НЕ, второй входсинхронизации блока соединен с третьим входом элемента И-НЕ и со счетным входом счетчика.