Устройство для умножения

СОНИ СОВ-:ТСНИХСОЦИАЛИСТИЧЕСКИРЮЪБЛИК 0127883 504 С 06 Р 7/52 рсгсрц РЕТЕНИЯ ЕТЕЛЬСТ 4 юл,У 47ов, А,М М.П. Ор Шугаев,ва(57) Изобретениелительной техник НОЖЕ НИЯ носится к вычисЦелью изобретени стр овышени Устро является устройств гистры мн ствия тво содер множителя е ака го и ок умножителей, достижения посматорнияливающииблок упра СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское сФ 769539, кл. САвторское свидФ 842800, кл. С тавленной цели устройство содержит три группы умножителей, выполненных на блоках памяти, два из которых предназначены для формирования старшей цифры частичного произведения, третье - для формирования младшей цифры произведения. Сущность изобретения состоит в том, что на вход блока умножителей подаются операнды в двоично-десятичном или двоичношестнадцатеричном коде. Блоки памяти закодированы таким образом, что в зависимости от режима и незначительной схемной корректировки на выходе имеется результат частичного произведеС ния в заданном коде. Старшая часть э произведения накапливается в накапливающем сумматоре, а младшая - замещает содержимое регистра множителя. 4 ил., 3 таб.Изобретение отосЕтся к абластд дзычислитездьной техники и может исподьаваься в;эпифмР дсс-,:-,устг)айств Ях 38 К ср)едеей пр 0113Одетель о с - ти.Цепью изобретения является повышение быстродействия устройства.На фиг,1 дгзаб)1)а)сега функцисцальеяя схема 5 ст)айствя для умцажР Пняпа фиг. 2 - блок упг) Явзенияца )1)иг. 3 - накапледвдои 1 сумматор ца фиг. 4 - временная лиат ра;мд работь гстрайстдза.Устройство для умцожедгия данных (фиг т 1 ) со)1 е 1)жи педсядледвспс.1111 сумматор, сос.таящий из п тетрдд, блок 2 ,1)а)31 ЕПЕ 5 Г )у 1 у И / Э -,Г),П)жц)1 О лей 3, каждый из которьх содсртпт ззсМРнт ИЛ 11")мца 2 ТРпь .э первой ГЗ)у)д) 1 )г,о), иР)1 )3 тоэ) и ) )т, дпь) умцожителд 7 третьей друг)11, эздсмент И 8 сумиата) 1 а МОДулю Д)за 9 регистр 10 ициж 1 елг, с)эстояц изстр)3.Д 1)РГ тр 11тая)и 1 из п+1 тетрад, . четчик 12 итерац 11, злсмспт РШ 1- 1 П. 13 опмент ИЛИ 14 зпс.мент И 1 э, выхоц 1 б резуздьтатд, тактирующий вход 17, вход 18 нисэЯ итераций,выхоц 19 п 1)изцака конца агера - ции, вхо)ы 20-21 мпажцмого и мцо)дтеля) вхац 22 зап 5 ска Вход 2) зс дания реясцаперзый выхап 24 блока 2, варии зыход 23 Опона 2, трегид, четвертый и пятый выходы 2)-28 блока 2 вход 29 блокироьки блока 2, выход 30 мпядшей тетрацы накапливаю- щеГО суммеТОря ьходы .)131 не четных и чет ных ГетэдД сумматора 1 юБлас 1)1 вее 51 (фиг, 2) садад.п первый ТТ- риггер 32. Второй ТТПпггер 33, 1) триггер 34 пс:рвый :пе пеет И 3") дзта)ай г)эедчецт И; РР- тевй зле)сцт и 3, 1 с.д)вГ 3: смс.;Г К 1 ц 38, ВГОаой )лемепт И.11 39.Цдс)з 1:)ак)й ) уиматор (глп, 3) сОде 1 ет 11 нвс)тар ",О, кои 1) "ата) перньгй сумматор 42, второй суммятор 43, 1 Рет:1 суммата) 44 (Все сумматоры с.ас Гаят пз и терсд) дэуд)г 5) злементов И 4, Злемент И )б,регдстр 47 ЕэезупьтдтЯ, СОДержащддй и ь тетрад,Регист 1 э 10 является двухтактць и измееПет сезОР состояние д 0 3 ядне" му ф 1 эонту сицхроимпулься 3 Зявиси"- МОСТИ ОТ СОСТОЯНИ 5 СЕЗОИХ УЩ)ЯВГ 5 ЦО " Щих входовРе 1 ист 1 э 10 саде)э)е;1 ГГ и тетряд е предназначен,цпя хранения1. Ие 1)130 м такте Осущ:ствл 51 Ртся Уми)жеНе младших те Гряд регистров наЦИФРУ МНОЖЕЕЗ 5 П Г )РОВЯНЕДЕ 10 ЛУченцого ггэоизведс 15 накапливаетсясумматором 1 посл его осуществляется сдвиГ мно:ы 1 И 010 пра 30 ца ОднутеЕ) у, ре 3 там стардне ци)д)ь 3 анп щмяЭт пОзиции мздядех ц 1 фэ ) я самаямладыая цифра мнажпмого занимает позицию тетрады (п,. 1) о вт ором . акте ас ) ") аРс);,: е егя 11 с уэеиравдд)и;:) г.,эзуиеццого1 раиз в едеци 51 пд) дсдцдл:двеющм С 5)еятором 1, после чего ас.ущсстгзляетсяс в вдг мп ажпмо 10 взе В 0:с Од 5) цифруПри зтам мцожи:ое прсобретает сьойпс.р.;:оддачальный ведд. Режимы работырегистра 11 спределяюдся состоянием с о ) правля 00 у Б Б,=-11ЮШ 1 Х ВОДОПранение,:заде сеив р сдви пфареяции вдря во на одну цифрусдвиг формации влево на Одну ци 1)ру.Б Б, =-О 1 иефсэтэмацее, представкеай в шестнадцатеричном коде илд. в коде 8-4-2-1 (Дваи 1 О-)-.есятичцом коде), ) исходном ссс Гаянии регист) 10 хряит множитель, В процессе рабаты регистр 10 формирует мдяддшую часть гдроизведения.и в зависимости от состояния своих5 пряВ 1 я 10 щих Входа 3 мажет находитьсяв сле,цующих )1 эРЖмах:Б Б =00 - хранееис,.Б, Б =-11 - занесение,Б, Б, =10 - сдвиг информации Вправо)га СДГ - Цдфгэт;Регистр 11 явдястся двухтактным и15изменяет свое состсяние по заднемуфра;ту сдпгхрадчпузд) са ез зяведсимастиО:г состоя;дл сваях сг-ряэ 5-вщих вхо - тгэ Ред-пс11 Ра) с-;ит (и+1) тет -раду в. Грсднязцяле: для хра:ения ин(п.1)-5 Регисгра 11 является вспомо -1 1 т Гзгд и 011. Ь псха,нам Г 0 ст 051 нии мнаяииае ЗЯНОсится 3 старшие и тетэяд,Рсистр 1 Условно Рэзбивается нЯп)2 регистров, содержа;их по две) )1 ст)эяцы, гпнчем 11.а умцажители 3 пад 1 ГГСЕ м;гдгсц тстр яды 3 тих 1 эеГист 30, ;пав ПОэтОму уможепис ня цд)Р 5 мно3 12Счетчик 12 итераций определяет условие завершения операции умножения. Перед началом работы в него заносится длина множителя в цифрах. После умножения множимого на цифру множителя из содержимого счетчика 12 итераций вычитается - "1".Режимы работы счетчика 12 итераций определяются состоянием его управляющих входов:Б Б =00 - хранение,Б, Б =11 - занесение;Б, Б, =01 - модификация на - "1".Накапливающий сумматор 1 предназначен для формирования произведения путем суммирования содержимого регистра 47 с входными данными, поступающими с выхода умножителей 3. Регистр 47 является двухтактным и изменяет свое состояние по заднему Фронту синхроимпульса, Регистр 47 содержит и+1 тетрад. Накапливающий сумматор 1 содержит три сумматора 42- 44. Сумматор 43 является основным. Сумматор 42 предназначен для коррекций входных данных сумматора 43 на + 6 при десятичном умножении. При шест-надцатеричном умножении сумматор 42 не изменяет входные данные. Сумматор 44 предназначен для коррекции результата сумматора 43 на + 10 в тех тетрадах, которые не имеют при суммировании выходного переноса (формирования констант 10 осуществляют элементы 45 запрета). С коммутатора 41 подается на вход сумматора 42 содержимое регистра 47. Если с содержимым регистра 47,. складывается произведение четных цифр множимого на цифру множителя, то на вход сумматора 42 подаются младшие и тетрад регистра 47. Если с содержимым регистра 47 складывается произведение нечетных цифр множимого на цифру множителя, то на вход сумматора 42 подаются и старших тетрад регистра 47. Младшая (и+1)-я тетрада регистра 47 при этом подается на выход выдвигаемых данных накапливающего сумматора 1. Инвертор 40 определяет условие подачи содержимого регист 78838 ра 47 на вход сумматора 42, Элемент И 46 управляет синхронизацией регистра 47. Стробирование регистра 47 осуществляется до полного обнуления счетчика 12 итераций. В этом случае элемент ИЛИ-НЕ 13 блокирует элемент И 46, благодаря чему накапливающий сумматор переходит в режим хранения.Блок 2 управления определяет временную диаграмму работы предлагаемого устройства. Первый ТТ-триггер 32 определяет режим занесения исходной информации в устройство (при этом для накапливающего сумматора задается режим сброса), Второй 51015 ТТ-триггер 33 управляет умножением 20 25 30 35 40 45 накапливающего сумматора 1 старшие цифры либо шестнадцатеричного, либодвоично-десятичного произведения.Кодируется ПЗУ умножителя 5 в соответствии с табл.1. ПЗУ умножителя 6кодируются в соответствии с табл.2,операндов под управлением счетчика 12 итераций, Умножение осуществляется до тех пор, пока счетчик 12 итераций не обнулится, После этого блок 2 управления задает для регистров 10 и 11, а также для счетчика 12 итераций режим хранения.Умножители 5-7 первой, второй и третьей групп представляют собой ПЗУ, выДающие в зависимости от содержимого входных данных, которые являются адресом, частичные произвеяения.Входными данными умножителей 5-6 являются четырехбитная младшая тетрада множителя (а а,а аэ) и четырех" битныечетные тетрады множимого (в в,вв). Умножители 5 первой группы Формируют старшую цифру десятичного произведения тетрады множителя а,аа аз на соответствующие тетрады множимого вв,ввэ. Умножители 6 вто рой группы Формируют старшую цифру шестнадцатеричного произведения тех же тетрад, В зависимости от состояния В-триггера 34 блокируется одна из двух групп умножителей 5 или 6 и элементы ИЛИ 4 пропускают на вход12788388тичные умножители 7 третьей группыпредставляют собой ПЗУ,ПЗУ умножителя 7 кодируется всоответствии с табл,3 размером 6 16,5 которая позволяет формировать младшие цифры произведения как двоично - дес ятичньи.так и шестнадцатеричных операндов. Умножители 7 третьей группы предназначены для формирования младшей цифры шестнадцатеричного и двоичнодесятичного произведения младшей тетрады множителя (а а,а а) и четных тетрад множимого (вв вв ) . ЧасТаблица 3 О 1 2 3 4 5 б 7 8 9 А В С П Е Р О О 3 4 6 8 9 С О О О О 1 О 1 2 О 2 4 3 О 3 6 4 О 4 8 5 О 5 А 4 А Е 4 А О 6 С 2 8 б О 6 В формировании младшей цифры произведения принимают участие элементы ИЛИ 14 и двухвходовой элемент И 15, а также входящие в состав умножителей одноразрядные сумматоры по модулю два 9 и трехвходовые элементы И 8. Одноразрядный сумматор по модулю два 9 предназначен для инверсии старшего бита при формировании шестнадцатеричной цифры произведения, соответствующей нечетному столбцу строки с номером от 8 до Р. Ин 7 О 7 Е 8 О 8 6 9 О 9 8 А О 2 4 В О 3 6 С О 4 8 0 О 5 О Е О 6 2 Р О 7 4 О О О О О О О О О О О 5 б 7 8 9 А В С В Е Р А С Е О 2 4 6 8 А С Е Р 2 5 8 В Е 1 4 7 А Р 4 8 С О 4 8 С О 4 8 С 9 Е 3 8 Р 2 7 С 1 6 В 3 А 1 8 Р 6 Р 4 В 2 9 О 8 6 4 2 5 4 3 2 1 О 2 4 6 8 5 8 1 4 7 О 4 8 2 6 5 О 5 О 5 О 6 2 8 4 5 2 9 6 3 1версия осуществляется под управлением элемента И 8, Единичное состояние бита в свидетельствует о том, что элемент относится к нечетному столбцу. Единичное состояние бита а свидетельствует о том, что элемент располагается в строках с номерами от 55 8 до Р. Для строк с номерами от О до7, а также для двоично-десятичного умножения выход с частичного умно- жителя 7 третьей группы инверсии не подлежит.1278838 10 При двоично-десятичном умножении строки табл. 4 и 5 можно поставить в следующее соответствие: 0-0, 1-1, 2-Л, З-В, 4-С, 5-П, 6-1", 7-Е, 8-8, 9-9. Исходя из этого, при задании адреса строки табл.З при двоично-десятичном умножении используются элементы ИЛИ 14 и И 15. Элемент ИЛИ 14 отличает строки с номером 0 и 1 от всех остальных строк табл.З.Устройство для умножения данных работает следуюш 51 м образом.По сигналу (сЬиг.4), поступающему с ВхОдя 2 запуска, и ьс заднему Фронту синхроимпульса осуществляется установка в 1 цервОГО ТТ-триг гера 32. Единичное состояние этого триггера задает совместно с элементами ИЛИ 38 и 39 режим занесения для регистров 10-11 и счетчика 12, Для накапливающего сумматора 1 задается режим сброса. Следующий синхроимпульс по своему заднему Фронту осуществляет занесецие множителя В регистр 10, множимого г регистр 11, длины множителя в счетчик 12. Он же через первый элемент И 35 устанавливает в "1" второй ТТ-триггер 3 а также в зависимости От состоянияц ц входа 23 режима устанавливает в 1 15-триггер 34 (единичное состояние этОГО тр 111 ера ссстветстцетумно-"жению операндов, предсавлецных вкоде 8-4-2-1). После сброса сигнала с входа 22запуска пс заднему Фронту ОЛРрРцчоГО синхроимпульса ОсущРствляРтсястановка в 10 ц первого ТТ-триггера32, Установленный в "1" второй ТТ-триГГер 33 ЛРЛРз элементь 1 11 37 и ИЛИ 39 задает для регистра 11 режим сдвига вграво ца Одну цифру.,".,ля регистра 10 и счетчика 12 задается при этом режим хранения, Очередной синхроимпульс своим задним Фронтом заносит в регистр 47 сумму первого частичного произведения с нулевым со. держимым регистра 47. Он же осуществляет сдвиг вправо на одну тетрадуц ц регистра 11 и устанавливает в 0 второй ТТ-триггер 33. При этом через элементы И 36 и И 1 П 1 38 для регистра 10 задается режим сдвига вправо на одну тетраду, для регистра 11 задается реким сдвига Влево на одгу тетраду, для чепчика 12 51 ерации задац ц ется режим модификации на - 1,для накапливающего сумматора 1 задается 5 10 15 20 25 30 40 45 50 55 режим, при котором входные данныескладываются с содержимым регистра47, сдвинутым вправо на одну тетраду,Очередной синхроимпульс по своему заднему Фронту осуществляет занесение очередной суммы в регистр47, сдвиг вправо на одну тетрадумножителя в регистре 10 с одновременным занесением на место освободившейся тетрады содержимого (и+1)-йтетрады предыдущего содержимого регистра 47 сдвиг влево на одну тетраду множимсгс регистра 11, модисЬикацию на - "1" содержимого счетчика12 итераций. Этот же синхроимпульспо заднему Фронту Осуществляет установку в "1" второго ТТ-триггера 33.Этим завершается. одна итерация, связанная с умножением множимого нацифру множителя,Итерации осуществляют до тех пор,пока счетчик 12 итераций не станет равным нулю. При этом элементИЛИЕ 13 блокируе элементы И 36,37 и 46, вследствие чего для регистров 10 и 11, накапливающего сумматора 1 и счетчика 12 устанавливается режим хранеция. С инверсноговыхода элемента И 1 П 1-11 Е 13 ца выход19 признака конца операции выдаетсяпризнак завершения операции умножения,Формула изобретения Устройство для умножения содержащее регистры множимого и множителя, накапливаощий сумматор, группу элементов ИЛИ три группы умножителей, причем выход младшей тетрады регистра множителя соединен с первыми вхоцами умножителей первой и вторсй Групп выходы трех младших разрядов младшей тетрады регистра множителя соединен с первым входом умножителей третьей группы, вторые входы -х умножителей первой и второй, и третьей группы (где 2, ,и/2, и - разрядность сомножи - г - телей) соединены с выходами 2 х-х тетрад регистра множимого,выходы -х умножителей первой и второй групп соединены с первым и вторым Входами 3.-гс элемента 11 ЛИ группы, вход разрешения умножения умножителей второй группы соединен с входом выбора режима накапливающего сумматора, и с первым выходом блока управления, второи выход которого сое 12/8838 12динен с входами разрешения умноженияумножителей первой группы, информационные входы регистров множимого имножителя являются входами множимогои множителя устройства соответственно, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, регистры множимого и множителявыполнены сдвиговыми и в устройствовведены группы сумматоров по модулюдва, группа элементов И, элемент И,элемент ИЛИ, элемент ИЛИ-НЕ,счетчикитераций, блок управления содержитдва ТТ-триггера, В-триггер, три элемента И и два элемента ИЛИ, накапливающий сумматор содержит три сумматора, элемент И, элемент ИЛИ-НЕ,группу элементов И, коммутатор и регистр результата, причем тактирующий вход устройства соединен с тактирующими входами счетчика итераций,регистров множителя и множимого, свходом элемента И накапливающегосумматора, с тактирующими входамипервого и второго ТТ-триггеров и первым входом первого элемента И блокауправления, вход числа итераций устройства является информационным входом счетчика итераций, выход которого соединен с входом элемента ИЛИ-НЕ,инверсный выход которого является выходом признака конца операций устройства, вход запуска устройства являетсяинформационным входом первого ТТ-триггера, выход которого соединен с вторым входом первого элемента И блока управления, с входомсброса регистра результата, с входами разрешения записи счетчика итераций и регистра множителя, вход задания режима устройства является информационным входом В-триггера,прямой выход которого является первымвыходом блока управления и соединенс первым входом элемента И, первыминформационным входом первого сумматора и с прямыми входами элементов Игруппы накапливающего сумматора,инверсный выход Р-триггера являетсявторым выходом блока управления исоединен с первыми входами элементов И группы устройства, прямой выход элемента ИЛИ-НЕ соединен с вторым входом элемента И накапливающего сумматора и с первыми входамивторого и третьего элементов И блокауправления, выходы которых соединены с первыми входами первого и второго элементов ИЛИ блока управления, вторые входы которых соединеныс выходом первого ТТ-триггера, выход первого элемента И блока управления соединен с входом синхронизации Р-триггера и с Б-входом второго ТТ-триггера, прямой выход которого соединен с вторым входом третьегоэлемента И блока управления, инверсный выход второго ТТ-триггера соединен с вторым входом второго элемента И блока управления и информационным входом второго ТТ-триггера,выход первого элемента ИЛИ блока управления соединен со .счетным входомсчетчика итераций с первым входом управления сдвигом регистра множимого,с входом управления сдвигом регистрамножителя с первым управляющим вхо дом коммутатора и входом элемента ИЛИ-НЕ накапливающего сумматора,выход второго элемента ИЛИ блока управления соединен с вторым входомуправления сдвигом регистра множимого, выходы трех старших разрядовмладшей тетрады регистра множителясоединены с первым, вторым и третьимвходами элемента ИЛИ, выход которогосоединен с вторым входом элемента И, З 0 выход которого соединен с входамиразрешения умножения третьей группы.-х умножителей, выходы старших разрядов которых соединены с первымивходами .-х сумматоров по модулю 35 два группы, вторые входы которых соединены с выходами -х элементов Игруппы, вторые входы которых соединены с выходами младших разрядов2.-х тетрад регистра множимого,тре тьи входы элементов И группы соединены с выходом старшего разряда млад.шей тетрады регистра множителя, выходы .-х элементов ИЛИ группы соединены с первыми группами входом не четных тетрад второго сумматора,первые группы входов старших и младших разрядов четных тетрад которогосоединены с выходами соответственносумматоров по модулю два группы и 50 умножителей третьей группы, выходэлемента ИЛИ-НЕ накапливающего сумматора соединен с вторым управляющим входом коммутатора, первыйи второй информационные входы которого 55 соединены соответственно с выходайии младших и и старших тетрад регистрарезультата, выход коммутатора соединен с вторым входом первого суммаФтора, выход которого соединен с вторым входом второго сумматора, выходсуммы которого соединен с первым входом третьего сумматора, второй входкоторого соединен с выходом элементов И группы иакапливаюшего сумматора, инверсные входы которых соединены с выходами переносов второгосумматора, выход третьего сумматорасоединен с информационным входом регистра результата, вход синхронизации которого соединен с выходом эле"мента и накапливаоцего сумматора,выход младшеи тетрады регистра результата соединен с входом сдвига регистра множителя, выход которого является выходом младшихразрядов результата устройства,выход старших гетрад регистрарезультата является выходом старших разрядов результата устройства.1278838 ДВоичн сяпюичное Составитель Н. Маркелова Техред В,Кадар Корректор актор Л. Гра ь аказ 6839/47 исно СССР 4/ сква изводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4 17 29 2 26 ВНИИ п 113035, Тирюосудлам 671 По рственного комитет зобретений и откры Ж, Раушская наб