Устройство цифровой фильтрации на основе дискретного преобразования фурье

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских СоциалистическихРеспублик(61) дополнительное (22) ЗаявленО 27.03.75 авт. свид 2117520 6 Г 15 исоединением завв оа 1 даратееааыМ ломотеСаеата Минаотрае СССРао,делам азобретенайа открытей.(72) Авторы изобретен и Д.Бахтиаров и А,Ю,Тищенк СТРойстВО циФРовой ФильтРАции нА осноВе ДИСКРЕТНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕходылей че- соедине- выход ни ан ре му входупервыйым вхоазования ройства ем аппа ость по и ны устройствсодержащие ПФ и один в . три умножит етыре промеж армон Фильитебрасных дваислляточ Изобретение относится к области цифровой вычислительной техники, а именно к области цифровой Фильтрации, использующей дискретное преобразование Фурье (ДПФ)Устройство может найти применение при цифровой обработке прос тых и линейно частотно-модулировайнйх сигналов в гидро-, звуко- и радиолокации, а также в аппаратуре связи, на вигации и телеметрии и других областях техники, йспользующих подобные сигнаИзвест а ц Фровой трации (11 вычисл ляпрямого Д ыч итель о тного ДПФ е комплек чисели ч У нык блока памяти.Недостатками известных устройств Жявляются значительная аппаратурнаясложность и ограниченность Функциональных возможностей.Наиболее близким по техническойсущности к изобретению является устрой ство цифровой Фильтрации на основеДПФ 2, содержащее два смесителя,два аналого-циФровых преобразователя,умножитель комплексных чисел, блок памяти, процессор быстрого преобразова я фурье и детектор. Причем алого-цифровых преобразова з соответствующие смесители ны с входом устройства, перв блока памяти подключен к пер умножителя комплексных чисел выход которого соединен с пе дом процессора быстрого прес Фурье,Недостатками известного у являются чрезмерно большой о ратуры и слабая помехозащище отношению к мешающим сигнала ческого характера. Цель изобретения - упрощение Устройства и повышение его надежностиЭто достигается тем, что в устройство введены первый и второй коммутаторы, первый, второй и третий регистры сдвига, первый, второй н третий сумматоры и элемент задержки, Причем выходы первого и второго аналого-цифровых преобразователей соединены через первый коммутатор соответственно с вторым и третьим входами умножителя комплексных чисел, четвертый вход которого соединен с вторым выходом блока памяти. Второй выход умножителя комплексных чисел соединен через первый регистр сдвигас вторьи входом процессора быстрого преобразований Фурье. первый выхоц КОтаРОГО непосредственно,а второй че рез Второй рсгистр сцвига соединены СООТВъстр,;,".;.;,"с пнтр 4 к вто 11 ыуно даьж в - араго ео 1;4 УтаттРа . Первый ны хад второго коммутатора через третий Регистр сдвига соединен с первыми нха дами пеРВОГО к второго сумматоров, нтаРОй Вь 1 хад ВТОРОГО кОммутатора соединен с вторыми входами первого и нтарога 10 сумматоров, Выход первого суюатора пОдключен к первому ВКОцу третьеГО сумматора выход второго сум 14 атора соединен чрез элемент эаДержки с нто. рым Вхдом третьего слэ 4 атора вь 1 ход каторога соеди 11 д 1 .Вхоло 4 детек ",ра Выход дет -ктОра является ныхода 14 уст Ройстна.Ца чертеже 111 едстанлена структурная 2 О СХЮМа УСТРОйстна,Сигнал е охода 1 через смеситель 2 поступает на аналого цифрОВые пвеОбразователи 3 Б полученные таким ОбРаэОм дВа квадратурных канала пОступают на каммутатоР 4 р который направляет четные Выборочные значения ка Один д, нече;1 низ на другой Вхадь 1 двух канальнога умкожктеля 5 комплексных чисел Б другие воды умножктеля из блОка памяти б поступают каэфб)кциенты Фильтра С выходов умножителя скгналы пРОхОДЯт на нхаДы прозессОра 7 быстрого преобразования Фурье, по верхней шине непосредственно, а по нижней-через регкстр сдвига Я 35Ба Оба ВхаДа ПРОЦессора сначала ,поступают отсчеты, относящиеся к пер.ному каналу 1 четные на верхний нхад), а В течение следуп 1 кх И тактов посту пают Отсчеты выборки второго канала.ЛРОцессОР 7 с Регистром сдниГа 8, а также коммутатор 9, ре истры сдвига 10 и 11, сумматоры 12, 13 и 14 и элемент задержки 15 можно рассматркнать 45 как 14 адифицирананный пРОцессор осуще ствляющий прямое быстрое преабразона" ние Фурье Выборки длиной 2 И отсчетов.Модификация процессора вызвана тем, что в нем при обработке двух различных 5 О каналов данных используются различные Векторы поворота, соответствующие пол ному преобразованию Фурье выборки длиной 2 И отсчетов.55Сигналы с выходов сумматоров 12 и13 суммируются н соответствии с алга" ритмом секцианиронания с суммированием в сумматоре 14, причем нижний выход соединен с су.п 4 атаром 1 через элемент задержки 15 длиной М слоев, С выхода сумматора 14 сигнал поступает на нходы цифрового детектора 1 б, выход которого является выходом 17 устройства.Использование предлагаемого устройства уже при Н В 2 дает уменьшение его общего объема примерно в дна раза.Формула изобретенияустройство циФровой фильтрации наоснове дискретного преобразованияФурье, содержащее дна смесителя, двааналога",цифровых преобразователя,УмнОжитель кОмплексных чисел блОкпамяти, процессор быстрого преобразования Фурье и детектор, причем входианалого"цифровых преобразователей через соответствующие смесители соединены с входом устройства, перный выход блока памяти подключен к перномувходу умножктеля комплексных чисел,первый выход котарога соединен с пер-,вым входам процессора быстрого преобразования Фурье, о т л и ч а ю щ е Вс я тем что, с целью упрощения устройства и поны 11 ения его надежности,н него введены первый и второй коммутаторы, первый, второй и третий регистры сдвига, первый, второй и третийсумматоры и элемент задержки, причемвыходы первого и второго аналого-цифровых преобразователей соединены через первый коммутатор соответственнос нторым и третьим входами умножителякомплексных чисел, четвертый вход которого соедине с нторым ходм блока памяти, второй выход умножителякомплексных чисел соединен через первый регистр сдвига с вторым входомпроцессора быстрого преобразованияФурье, первый выход которого непосред"ственна, а второй через второй Регистрсдвига соединены соответственно с первым и вторым входами второго коммутатора, первый выход которого черезтретий регистр сдвига соединен с пер"ными входами первого и второго сумматоров, второй выход второго коммутатора соединен с вторыми входами первого и второго сумматоров, выход .перво-го сумматора подключен к первому входу третьего сумматора, выход нторогосумматора соединен через элемент задержки с вторым входам третьего сумматора, выход которого соединен с входомдетектора, выход детектора. являетсявыходом устройстна.Источники информации, принятые вовнимание при экспертизе".1. Патент С 1 Ы Р.3 б 801 О 5,кл, 343-17, 2 Р, С 19 б 4,2.Набей Э.и.,бРВа 1 В. РРбса 6 ап 0 Рре 1 н ГРТ 1.есйпа 2 афу (и 1 аЗО 1" ь 1 фиа 1 апддав уосев кф, канрервнций фь ЛЬГОМ 71:Редакто чикова Эак Филиал ППП Патент, г. Ужгород, ул. Проектная,5/37 ИПИ Государственног по делам 113035, Москва, Тираж 826комитета Сов обретений и -35, Раушска Подписноеа Министров СССкрытийнаб., д. 4/5