Устройство для умножения и деления с плавающей точкой

и 12 ЯЯЗ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИ БРЕТЕН СТВ ВТОРСНОМУ СВИДЕТ 02/24-24) УСТРОЙСТВО Н С ПЛАВАЮЩЕЙ (57) Изобретени лительной техни пользовано в со ра быстродейств ретения - повыш устройства, Пос нута с помощью содержащее реги ЛЯ УМНОЖЕНИ И ДЕЛЕОЧКОЙ относится к вычисе и может быть исставе мультипроцессоующих ЭВМ. Цель изобение быстродействиятавленная цель достигвведения в устройствостр 50 команд, три18 1278837 Продолжение табл,б Управляющие сигналы Условие 1 РЯ (О) Условия Такт Полутакт РПЧ О/3РНД О/2 96,1 73,78,83,1,9176.2;77.2,84,1 74,75,78,83,3;85.387.2;88.92 84.2,86.2 4-22 83,3,85.3,87.28892 84.1;86.1 23 45 93 83,4 46 76.2;77,3 84.4;86.3 94 95 0 94 1 24 47 83.5 100.1 48 9495 0 83.6100.2 73,78 01 Х 001 83,7100.3 94 83.8100.4 000 76,2 84,1 93 84.3 73,78 50 75 83.4 Пример дешифрации управляющих ширенной разрядностью (МХЕ) предСигналов для команды умножения с расставлен в табл. 7,7,941,438,1042,44 РПЧ О/3=0 РПЧ О/ЗФО РПЧ О/3=0 РПЧ а/ЗФО 1 ХХ 01 Х 001 000 81,281,3 76.2;77,2 81.481. 519 1278837 20 Таблица 7 Такт Полутакт Управляющие сигналы 76.1; 77,1; 79,1; 81.1 72; 73; 7880.1, 82.1 96.2; 97.2 83.1; 85.176.2, 77.2, 81,2; 82.2 96.1, 97.1 74, 75; 78, 83.1; 85.1; 98.576.2, 77.2; 79.2, 80.274, 75, 78, 83.2,85.2;98.684.1, 86.1 99. 2 93 9,1133,3510,1234,36 5-1833,35 83.2; 85.287.1 (9,11,13,15 такты)87,4 (5,8,10,12,14,16/18 такты)89 (9, 11, 13, 15 такты 90 (5,8,10,12,14,16/18 такты)98.1 (8, 15 такты), 98.2 (10,16 такты)98.3 (12,1 такты); 98,4 (14,18 такты)98.5 (7 такт); 98.6 (9 такт)98.7 (5, 11 такты), 98.8 (6, 13 такты) 93;100.1 76.2, 77.3, 84.1; 86.174,75,78,83.2; 85.2, 87.4, 90 76.2, 84.1; 86.1 93 37 19 38 39 20 СГ 1 1/4=0СГ 1 1/4 Ф 0 83.6, 87.375, 83.4; 87.4 74,78 40 76,2, 77.4; 84.4 74; 75, 78, 83.4 41 21 42 ции по управляющим сигналам, поступающим на входные коммутаторы этиХрегистров. Все остальные регистры автоматически сбрасываются при отсутствии управляющих сигналов на ихкоммутаторах. На регистрах без входных коммутаторов в каждом такте производится запись информации, поступающей на их вход. Третий регистр 3 знака, третий регистр 8 порядков, регистр 48 нормализации делителя, первый, второй, третий и четвертый регистры 13-16 мантисс, первый регистр 21 полусумм, вспомогательный регистр 29 и первый регистр 32 частного находятся в режиме хранения до тех пор, пока на них не произведена запись новой информа 99.121 12 В системе команд ЕС ЗЬМ разрядность двойного машинного слоза равна64 разрядам (О/63). При этом (0) разряд является знаком, разряды 1/7порядком, а разряды 8/63 - мантиссой,При коротком формате мантисса содержит 24 разряда 8/31. Регистры 13-16мантисс, коммутатор 40, коммутатор41 содержит 56 разрядов О/55, регистры 21 и 22 полусумм, регистры 25 и26 переносов, блок 37 умножения, атакже сумматор в вычи ател. 39 - 71разряд О/70, регистры 32 и 33 частного;,вспомогательный регистр 29 идополнительный регистр 3 - 60 разрядов О/59, коммутатор 43 множимогои блок 38 деления - 57 разрядов О/56,сдвигатель 36 - 12 разрядов О/11,регистр 35 переполнения - четыреразряда О/3, регистр 46 нормализации - 5 разрядов О/4, реистр 48 нормализации дедллтеля - трп разрядаО/2, регистры 6 и 8 порядков, .с-матор-вычптатель 12 порядков - девятьразрядов О/8 пр 1 е разрд 1 О/используются для определен.ля переполнения порядков. регистр 7 порядковимеет семь разрядов О/6.В алгоритмах зыолнедл.л Операцийразрядность не указывается в случаепередачл гпформации между блоками ирегистрами по всем разрядам. При указании разрядности регистров, пеуказанныР разряды заполеяются луляыиПри выполнении операции короткогоФормата (МЕ,ДЕ) разряды 32/63 первого и второго огерандов равны нулю.Короткий результат Операции ДЕ принимается по 32 разрядам О/31. Привыполнении ОПРрации МЕ значаая чсстьмантиссь равна 47 разрядам, младшаяча.сть мантиссы при этом получаетсяавтоматически равной нулю. Вь 7 танце на сумматоре-вычитателе 39 исумматоре-вычитателе 12 порядков производится в дополнительных кодах..Передача информации с второго регистра 26 переносов на сумматор 39осуществляется со сдвигом влево наодин разряд. Информация регистра 71 лорядков поступает в младшие разряды сумматора 2 порядков (2/8), приэтом на входы старих разрядов сумматора порядков поступают нули. Слу.чаи преждевременного окончания операций, а также выработка кодов прерываний не рассматриваются, так какосуществляются аналогично известному устройству. 78837 22При ыполенли Операций деления(ДЕ, ДД) (Флг. 7 и 8) в первом тактеосудествляется прием исходных операндов, нормализация,д елителя, вычитание порядков, а также Формированиезока результата. При этом на регистры 1, 2, 6., 7, 13 и 15 производитсязапись исходных данных. Сдвигатель36 осуществляет сдвиг делителя влево 10 на количество 16-ричных цифр, определяемое узлом 45 нормализации, Сумматор-вычитатель 2 порядков произгодит вычи.ганне регистра 7 из регистра 6. В конце такта на регистр 3 записывается значение элемента 4 ИСКЛ 01 А 10 ЩЕЕ ИЛИ, на регистр 8 - значение сумматора-вычитателя 12 порядков,а на регистр 21 - значение нормализованного делителя. На регистре 46нормализации Фкслруется код количества тетрадных с вгов нормализа/, 7цгп дР 1 толя, а а ре 1 истрР ч 7 нормализации делителя - значение трехстар 2 их рзрядов сдвигтРл 51 36 для25определения условий нормализацииделителя до одного бита.Во втором также осуществляетсянормализация делимого, сложение спорядком промежуточного результатаколичества тетрадных сдзигов нормализации денителя, а также нормализация делителя цо одного бга па кохлчество битовых сдвиов. При этом нарегистр 15 зяписызется целиаель 35 иаходяшийся на регистре 21 с оцновреленнОЙ его нормализ 1 ц 1 дй до Одногобита в зависимоси от значеия регистра 7,. т,е. без сдвига или со сдзигом влево на один, два или три разряда. Регистру 6 грисванвается значение регистра 8, а регистру 7 - значение регистра 46. Сдвигатель 36осуществляет сдвг делимого влево на:.Оличество тетрад нормализации. Сум матор-вычитатель 12 Орядков производит сложение регистров 6 и 7. В конце такта на регистр 8 записываетсязначение сумматора-вычитателя 12 нор 5 дков, а на регистр 21 - значение 50 нормализованного делителя.1 а регистре 46 нормализации Фиксируется значение количества тетрадных сдвигов (КТС) .В третьем. такте осуществляется .5г первая итерация деления и вычитаниеиз порядка промежуточного результата КТС нормализации делимого. Приэтом на регистр 22 записывается нормализованное делимое с регистра 21.Регистру 6 присваивается значение регистра 8, а регистру 7 - значение регистра 46, Сумматор-вычитатель 12 порядков производит вычитание регистра 7 из регистра 6. В конце такта на регистр 8 записывается значение сумматора-вычитателя 12 порядков, на регистры 21 и 25 - остаток в виде двух составляющих, Значение первых трех разрядов частного в виде двух 10 составляющих помещается в младшие разряды регистров 29 и 32 при передаче на них информации с регистров 31 и 33 со сдвигом влево на три разряда. 15В 4-12 тактах для ДЕ и 4-22 тактах для ДД осуществляются итерации деления. При этом в начале итераций остаток переписывается с регистров 21 и 25 на регистры 22 и 26 соответ ственно со сдвигом влево на 1 и 2 разряда, а формирующееся частное с регистров 29 и 32 - на регистры 31 и 33. Конец итераций осуществляется аналогично 3 такту, за исключением записи на третий регистр 8 порядков.В 13 такте для ДЕ и 23 такте для ДД осуществляется получение полного остатка. При этом остаток в виде двух составляющих переписывается с 30 регистров 21 и 25 на регистры 22 и 26, сумматор-вычитатель 39 осуществляет сложение значений регистров 22 и 26 и значение полного остатка записывается в конец такта на регистр 21, 35 В 14 такте для ДЕ и 24 такте для ДЦ производится формирование полного частного и прибавление к порядку промежуточного результата +64. Так как 40 частное в случае отрицательного остатка (значение нулевого разряда регистра 21 равно единице) получается с избытком на единицу, осуществляется его коррекция на -1. Ввиду того, 45 что при двоичной нормализации делителя делимое не корректируется, частное сдвигается влево на количество разрядов, на которое сдвигался делитель при двоичной нормализации. При 50 этом для операции ДЕ частное в виде двух составляющих поступает с регистров 29 и 32 на регистры 22 и 26 со сдвигом влево соответственно на 29 и 28 разрядов, а для операции 55 ДЦ - со сдвигом вправо соответственно на один и два разряда. Сдвиг второй составляющей частного по отношению к первой на один разряд вправо связан с передачеи информации регистра 26 на сумматор со сдвигом на один разряд влево. Регистру 6 присваивается значение регистра 8, а на регистр 7 записывается константа 64. Коррекция частного на -1 осуществляется в случае отрицательного остаткав сумматоре-вычитателе 39 при вычитании из первой составляющей второй составляющей частного в дополнительном коде отсутствием подачи единицыдополнительного кода в виде переноса на вход сумматора-вычитателя по управляющему сигналу 75. Сумматор-вычитатель 12 порядков производит сложение регистров 6 и 7. В конце такта на регистр 8 записывается значение сумматора порядков. Сдвиг частного на количество разрядов, на котороесдвигается делитель при двоичной нормализации (КБС), осуществляется записью информации с сумматора-вычитателя 39 на регистры 35 и 21 со сдвигом влево. Сдвиг на один лишний разряд влево связан с тем, что старший разряд частного является знаковыми его надо исключить иэ знаковой части мантиссы, В случае возможного переполнения (знак частного равен единице) он является старшим значащим разрядом и в следующем такте в случае переполнения частного при его денормализации он попадает на место старшего значащего разряда с частного.В 15 такте для ДЕ и 25 такте для ДД в случае возникновения переполнения производится денормализация частного вправо на одну 16-ричную цифру с соответствующим прибавлением к порядку промежуточного результата единицы. При этом частное с регистра 21 помещается на регистр 22 беэ сдвигапри отсутствии переполнения, а в случае переполнения частное с регистров35 и 21 помещается в регистр 22 сосдвигом вправо на 4 разряда, Коррекция порядка осуществляется передачей информации с регистра 8 на регистр 6 обнулением регистра 6, суммированием регистров 6 и 7 с подачей единицы дополнительного кода в сумматоре-вычитателе 12 порядков по управляющему сигналу 95 и записью на регистр 8 значения сумматора-вычитателя 12 порядков. В случае отсутствия переполнения суммирование производится беэ единицы дополнительного кода по управляющему сигналу 93. Денормализо 1278837 26ванное частное поступает на регистр21 с сумматора-вычитателя 39 посредством сложения регистров 22 и 26 насумматоре-вычитателе 39 так как регистр 26 обнуляется. 5Для команд умножения (МЕ, 1 Я,МХД) в первом такте осуществляетсяприем исходных Операндов, нормализация множителя, сложение поряцков,(получение порядка промежуточного результата +64), а также формированиезнака результата (фиг. 5 и 6). Приэтом последовательность выполняемыхдействий в устройстве аггалогична первому такту операций деления. Исключение составляет сложение порядковвместо их вычитания при делении и отсутствие записи иа регистр 47 нормализации делителя.Во втором такте Осуществляется 20гормализсгция множимого и вычитаниеиз поря;цка промежуточного результатаколичества тетрадных сдвигов нормализации множителя. При этом последовательность выполняемых действий в устройстве аналогична второму такту операций деления. Исключенгге сост;гвтгетвычитание порядков вместо их сложения и передача с регистра 21 на регистр 15 без сдвига.30В третьем такте. осуществляетсяпервая итерация умножения и вычитание из поряцка промежуточного результата КТС иормализации множимого.Приэтом нормализованное множимое помещается иа регистр 13, действия с по-рядками аналогичны 2 такту умножения,а промежуточный результат умножения в виде двух составляющих поступает ,ц из блока 37 умножения на регистры 21 и 25.В четвертом такте для команды МГ осуществляетс 51 последняя итерация умножения и вычитание -64 из поряцка промежуточного результата. Для команд МД, МХД в 4-6 тактах осуществляются итерации умножения, причем в 4 такте производится вычитание -64 из общего порядка. При этом дейст,вия с порядка ми в 4 такте аналогичны 14 такту операции деления для ДЕ, отличие состоит лишь в том, что сумматор-вычитатель 12 порядков выгголняет функцию вычитания, 55В начале каждой итерации умножения осуществляется перецача промежуточного результата в виде двух составляющих с регистров 21 и 25 на регистры 22 и 26, а младшая часть произведения, формиругощаяся на регистре 29,,поступает на регистр 31, На регистре29 формирование ггладшей части произведения начинается в конце 4 такта,поэтому передача в начале 4 тактас регистра 29 на регистр 31 производится для сохранения стандартностиитераций умножения. Итерации умножения заканчиваются записью промежуточного умножения в виде двух составляющих на регистры 21 и 25, а такжефиксацией 14-ти разрядов младшей части произведения, получаемьпг на сумматоре-вычитателе 39, в старшие 14 разрядов регистра 29 с одновременной передачей информации с регистра 31 нарегистр 29 со сдвигом вправо на 14разрядов. Формирование младшей частипроизведения, попученной от предыдущей итерации умножения, необходимодля команды МХД, но для стандартности итераций умножения соответствующиепередачи осуществляготся в каждомтакте.В пятом такте для МЕ и седьмомтакте. для МД, МХД на сумматоре-вычитателе 39 вычисляется старшая частьпроизведения с записью результата нарегистр 21 со сдвигом влево на четыре разряда и с передачей информациис регистра 31 на регистр 29 со сдвигом вправо на 10 разрядов, если требуется нормализация с одновременнойкоррекцией порядка промежуточногорезультата на -1. На регистре 29 заканчивается формирование младшейчасти результата для команды МХД.Коррекция порядка осуществляет-ся передачей информации с регистра 8на регистр 6, обнулением регистра 7,вычитанием из регистра 6 регистра 7с отсутствием подачи единицы дополнительного кода в сумматор-вычитатель 12 порядков по управлягощемусигналу 75 и записью на регистр 8значения сумматора порядков. В случае СМ(1/4) 0 вычитание производится без блокировки единицы дополнительного кода по управляющим сигналам 74 и 75,В 8 такте для МХД младшая часть результата помещается на регистр 21 и формируется порядок младшей части результата (порядок старшей части -14). При этом младшая часть результата с регистра 29 поступает на регистр 22 со сдвигом вправо на один2712788разряд, чтобы старший разряд младшейчасти результата не оказался в знаковом разряде регистра 21, регистр26 обнуляется, сумматор-вычитательпроизводит , сложение и на регистр21 записывается значение сумматоравычитателя 39,Порядок младшей части результатаформируется следующим образом, Информация с регистра 8 поступает на 10регистр 6, на регистр 7 заноситсяконстанта 14, сумматор 12 порядковпроизводит вычитание и результатсумматора поступает на регистр 8.Для команды МХЕ (фиг. 7 и 8) в 15первом такте производятся прием старших частей сомножителей, сложениепорядков (получение общего порядкапромежуточного результата +64), атакже формирование знака результата. 20При этом производятся действия, аналогичные первому такту МД, за исключением нормализации.Во втором такте также осуществляются прием младших сомножителей инормализация множителя, При этом нарегистры 14 и 16 производится записьмантисс первого и второго операндов,сдвигатель 36 осуществляет нормализацию, результат сдвигателя 36 зано-.сится на регистры 21 и 25, а на регистр 46 нормализации - значение КТС.В третьем такте осуществляютсянормализация множимого и вычитаниеиз порядка промежуточного результата 35количества тетрадных сдвигов нормализации множителя. При этом нормализованный множитель поступает с регистров 21 и 25 соответственно на регистры 15 и 16.40 Действия с порядками полностью аналогичны 2 такту команды МД, Результат нормализации множимого заносится на регистры 21 и 25, а на регистр 46 нормализации - значение КТС.В четвертом такте осуществляются первая итерация умножения и вычитание из порядка промежуточного результата КТС нормализации множимого. При 50 этом нормализованное множимое помещается на регистры 13 и 14, Действия с порядками полностью аналогичны третьему такту. На регистры 21 и 25 фиксируется промежуточный результат умножения в виде двух составляющих,В 5-19 тактах осуществляется итерация умножения, причем в 19 такте производится вычитание -64 из поряд 3728ка промежуточного результата. Промежуточный результат предыдущей итерации в 9, 11, 13 и 15 тактах поступает в пирамиду умножения без сдвига вправо на 14 разрядов . При этомдействия с порядками в 19 такте полностью аналогичны 4-му такту командыМЕ. В начале каждого такта осуществляется передача промежуточного результата в виде двух составляющихс регистров 21 и 25 на регистры 22и 26, а младшая часть произведения,формирующаяся на регистре 29, поступает на регистр 31. На регистре 29формирование младшей части произведения начинается в конце 5 такта,поэтому передача в начале 5 тактас регистра 29 на регистр 31 производится для сохранения стандартностиитераций умножения. В каждой итерации умножения сумматор-вычитатель 39производит сложение регистров 22 и26, а на регистры 21 и 25 производится запись полусумм и переносов изблока 37 умножения. В 8, 10, 12, 14,16/19 тактах на выход коммутатора 43множимого поступает значение регистра 13, а в 5, 6, 9, 11, 13 и 15 тактах - значение регистра 14,В 5, 8, 10, 12 и 14 тактах осуществляется передача полной четырнадцатиразрядной суммы младшей частирезультата, получаемой на сумматоревычитателе 39, на регистр 29 с одновременной передачей информации с регистра 31 на регистр 29 со сдвигомвправо на 14 разрядов. Так как в 9,11, 13 и 15 тактах промежуточныйрезультат поступает в блок 37 умножения без сдвига вправо на 14 разрядов, передача информации с регистра31 на регистр 29 осуществляется безсдвига. В двадцатом такте на сумматоревычитателе 39 вычитается старшая часть произведения с записью результата на регистр 21 со сдвигом влево на четыре разряда и с передачей информации с регистра 31 на регистр 29 со сдвигом вправо на 10 разрядов, если требуется нормализация, с одновременной коррекцией порядка промежуточного результата на -1. На регистре 29 заканчивается формирование младшей части результата. Вся последовательность выполняемых действий полностью аналогична седьмому такту для команды МХД.В двадцать перзом такте млацшаяЧЯСГЬ Е)СЗУЛЬТЯТЯ ПОМСЩЯСЭТС 51 НЯ 1)Е - гистр 21 и формируется Еторядок млацшсй части результата (псзрядгзс стар- гСЙ ЧЯСТЦ - 1 гЗ, ПРИ Этом ЫСт ПОСТЕДовсТЕЛЬНОСТЬ БЫПОЛНЯЕМЫХ .ЦГ)ЙС)311 Й полностью аналогична езосьмому такту для команды МХД.Формула изобретенияО1, УстрОйстезо Для умножения ь 1 деления с гггаг)аюцет тачкой, содержащее трц рсгистря знака, коммутаторзнака, три регистра порядкоз, трцтг самуз я 01)я 110 рлд 1 савдь я Еэе Гис. Г".)я Мантнсс, ДВЯ ЕСОЬмг ГГТСЭРЕЗ МНТИСС, Два РЕГИСтуа ПаЛУС.УМ:1, ДБЯ СОММУТЯ 0 эа г 1 суь;г) два рзе Сзтэ) еэсНОС"- ОВВ, ДЭЗ 3, КОЕ.МутаТОЭЯ ТЕЭЕЕОса 3ЕЗСПО- )Г маГатс)л.ьН 13 1 с 1" истр, е 3 с 1 смо гете 1 ный КОММУ Г,ЕЕ ОР СЦБИГ,гг ЕЛЬ КОММУ ГЯЗ аР"цыигаеиай Ешформации, блас умножения, сумма.тор-езычцтатель) сумматорвычитатель Егорядкоз, элемент ИСЛ 10 ЧЛ 10 ЩЕЕ ИЛИ, регистр команд узел нормализации, регистр нар)я;131 зс)1 ни,элемент ИЛИ, счетчпс по,гутактотз иблок деления, содержащий первый узелаЦЯЛИЗЯ ГРУПГтЫ И ПС;РГЫй Г)ЕГЦГтР,ПРИ - 3 О чем в устройс 1 е вход первого регистра зеякь 1 первый иншсэрьеционый ыхад первого коммутатора порядков и пеэвый ИнфОТ)МСЦЦОННЫЙ т)ХОД 1 ЕРВО ГО ЕСОЕГ УЯ ТОРа МЯгтИСС ЛтзтЯБТСЛ ЫкаДОМ ПЕРБОГО операнда устроцстыа, вхсд Б гарого РЕГИСтРа ЗНаКа, ПЕРВЫЙ ЕЗгЭОРЫЯЦИОНЦЫЙ НХ 071, ВОза 0 КО)Мгете 0 те ПОР 51 ДКО)З 1 первый информационный вход второго коммУТЯТОэа мае 1 тиссз 5 вляОтсл иефОТ)ма гО ЦИОНПЬтм ЫХОДОМ ВтаРОГа апЕРЯНЦЯ УСт)ОЙстБЯ Езхад РеГистре 1 камаг являет- СЯ ВХОЦОМ ВИДа ОЦЕРЯЦЦИ УСтЭСнтсттть, РЯЗР 51 деь 1 ВыхоД 1)еГ 11 сттэа Таза нд ")РДЦЦЕЦ С ВХОДаМИ ЭЛРЬЕНТЯ ИИ ЕтХО;т, 35 КОТОРОГО Г ОРПИНРН С .ГЗХЭ ТОЬ С;НЕТ;г К;ЕоттУтатСтг В БьЕСОГЗ ПРТ)гота ГЕ Б С)гс"ОРРЕ"ИСТРО)З ЗНЯ 1 Я гСЭЕтРт 1 тЕЕЫ СааттзотТ - венца с первым и Вторым входами эле- мееЕТЯ ИСЫПОЧА 1 ОЩ 1 г.Е ИЛИ, Выход есог 01)0- 5 г га подключен с информационному тзхаду КОММУтатаРЯ ЭиаКЯ, БЫХО.-, КатаРаыа соединен с. в;соцом третье го регистра ЗНаКа, тЗтОРОЙ И тРЕткй тпфаРМЯЦИОН- НЫЕ БХады ВтврОГО КОММутатора Поряд- г;5 КОЕ ПО ЕСЛЕСтРПЕ 3 С ЫХО там ГЕРБС)1 )т ВТОРОИ КОНСТЯП "СТРОЙС.ГВЕ СООГБЕТСГЗЕННа ВЫХОДЫ тЕРВОГа И т)тОРОО КОММУ 9ТЯХОРОЕЗ ПОР)гстСОГ) Г .нтзгЕЬ С ЗХГЭДЯМИ СООТБЕТГТБУС)гХ РСЗ 1)СТЗгЗ 3 ПОРЯ ЗЕСОЗ ЗЫХОДЫ КГ)ТОЭЫХ С:СЭЕ"1 П 1 СЫ Саа 1 3 З С. ТСвецно с вторым и перьым итформяциан ым 1 3 хадем)з суммаОря 1 ыч;татРля ;тОРЯДКОБ, ВЫХОД КатОРОГО СОЕДИНЕН С ИЗфОРМЯЦЕЕОН 1 М ВХОДОМ тРЕтЬЕГО КОМ- мутатора порядков, выход которого подключен к Входу третьего регистра порядков, выход которого соединен с вторым информацис)нным входом первого Есоммттаторя пар 5 д 1 сОБ Быходь тэетье - го регистра знака, трстьего регистра порядков и пер)за 0 регистра полусумм являются гыходам результата устройства, выход узла нсрмализяции соединен с входом количества свигов сдгигателя и с. 3:",соцам ре.гцстра нармализя 1.тиБЫ ХО ЕС 0 Т О р СЭ 3.0 С 0 С ЦИ Н .;:- С т. Е Т 13 ЕРТЫМ т 1 фаРМЯЦИОННЬ;М БХОтам ЫТСЭРОГО коммутатора порядков, БЕходы первого коммутатора полусумм и вспомогательПОЕ О 1 саммута0051 ПОД 1 слОЧБНЫ К Б) ОДу ГЕТЭБ 01 О 1)ЕГИСТРЯ ПОЛСУЬЕМ И ВХОДУ Вспомогателього регистра саатветстБе 330, выход первого коммутатора перенасотз соединен с входом первого рс.гистра переносов, выход которого таТГЕС,ГБЗЕЕ К ПР 1)БОМУ ЕНфОРМЯЦИОННОМ) вхоцу Второго са:)утяторя геренасов 13 ЫХГд КатаЭОГО СССДЕ "31 С ВХОДОМ ЫГОэОГО зевсГгзс пе 1 геОс ОБ, Езыхац ЕсОТО -ЭОГО ЕЗС)тСГЭ.С.Н К ПЕЗЕЗО.Гг ЕНГ 1)0 ЭМЯ 1 ТОН -ЕС).гтэ ВХОДэ СУММа: ОРЯ-БЫЧИтатЕЛЯ3 ТОРОЙ тфОР:"Я 3 ГГПЕЫт БХОЦ КОТОРОГОг:оедцпен с выходом Второго регистраПОГЕ С Эгмм )ХОД КОТ 01)ОГО ГОДК, ГЮЧРН к выходу второго коммутатора пол - Г";ПЕРВ й Н 1 фгма Б те Ный ЗХОт Ко .аРОГа СОЕДИНС Н С. ЫЬХацам ПЕРБаГО" РЕГ;СТРЯ ГЕСЗптгСУ 1, С ВТОРЫМИ тНф 01)- МЯЦИгзПНЕМИ ЗХацаМИ ПЕРЗОГО И ВТОРОГОсгэ 5 мзгт т тот) э Г, 3,:т н 3 цс с 13,.ХГт )соГатгхПагззн ЗЧЕгЬ 1 С ГЗХСЭ) ВЕЗ ПЕРта 1" 0 и ЗТОРОСЭС 1 ИСТРН МатЗГИСС СОО 1 С ГС ТБЕЦПО Выходы катаэых соединень саот 13 с:тсты "цна с 1 ер 13 ьг и Вторым инфаэмяциан ЕнгЗЬ ЫХОДЯМИ КОММУтаТОРЯ СтБИГаЕМОй информации выход котооого соединен с информационным Входом сдвигателя,о г л 11 ч я ю ш е е с я тем, чтаС ЦЕЛЬЮ т;О)ЗЫШСН 15 бЬт т ргздтЕЙСТБЕя,Она содР)жит "Рс. ит 1 и четверть)йрегистры мантисс, трегий и четвеэтыйкоммутаторы мантисс, дтза регистра тС т НО 3 О. КОЕмуЕ с00 ЯС. ГЕ 03 О, ДОПОЛ нительный регистр, регистр перепалнегИ 5 т Ка ГЬЗ ТСТСЭБ ЕЭЕЦОЛНЕЛЯ ТЭЕ - гистр норма тиз яцн делителя сомлу 127 ЯЯЗ 32татор нормализации делителя, дополнительный ксммутатор сдвигаемой информации, коммутатор множимого, коммутатор множителя, дешифратор полутактов, дешифратор управляющих сигналов, а блок деления дополнительносодержит полусумматор группы, дваузла анализа группы, коммутаторы делителя группы, второй регистр, двакоммутатора, группу элементов НЕ,причем каждый узел анализа содержитэлемент ИСКЛЮЧАЮЩЕЕ ИЛИ, восемь элементов И, два элемента ИЛИ и пятьэлементов НЕ, причем в устройствепервые информационные входы третьегои четвертого коммутаторов мантисссоединены с выходом первого регистрапереносов, вторые информационныевходы третьего и четвертого коммутаторов мантисс соединены с входамипервого и второго операндов устройства соответственно, выходы третьего и четвертого коммутаторов мантисссоединены с входами третьего и четвертого регистров мантисс соответственно, выходы которых подключены соответственно к первым информационнымвходам дополнительного коммутаторасдвигаемой информации, коммутаторамножимого и к первому информационному входу коммутатора множителя, квторому информационному входу дополнительного коммутатора сдвигаемойинформации, выход которого соединенс входом узла нормализации и с информационным входом сдвигателя, первыйинформационный вход коммутатора сдвигаемой информации подключен к второму информационному входу коммутатора множимого, выход которого соединен с входом множимого блока умножения, вход множителя которого подключен к выходу коммутатора множителя, вход промежуточных сумм блока умножения подключен к выходу второго регистра. полусумм и к первому входу первого полусумматора группы блока деления, вход промежуточных переносов блока умножения подключен к выходу второго регистра переносов и к второму входу первого полусумматора блока деления, вход переноса блока умножения подключен к выходу сумматора-вычитателя, к информационному входу коммутатора переполнения, выход сумматоравычитателя соединен с первыми информационными входами вспомогательногокоммутатора, первого коммутатора 5 10 15 20 25 30 35 40 45 50 55 полусумм и с первым входом дешифратора управляющих сигналов, выход сумм блока умнржения подключен к второму информационному входу первого коммутатора полусумм, выход переносов блока умножения подключен к первому информационному входу первого коммутатора переносов, второй информационный вход которого соединен с выходом сдвигателя, с информационным входом коммутатора нормализации делителя и с третьим информационным входом первого коммутатора полусумм, четвертым информационный вход которого подключен к выходу сумм последнего полу- сумматора группы блока деления, выход переносов которого соединен с третьим информационным входом первого коммутатора переносов, первые информационные входы коммутаторов делителя группы и входы элементов НЕ группы блока деления подключены к выходу второго регистра мантисс и к второму информационному входу коммутатора множителя, выходы первого и второго элементов ИЛИ узлов анализа группы блока деления подключены к информационному входу коммутатора частного и к второму информационному входу вспомогательного коммутатора, третий информационный вход которого соединен с выходом дополнительного регистра, вход которого подключен к выходу вспомогательного регистра и к второму информационному входу второго коммутатора полусумм, выход коммутатора частного соединен с входом первого регистра частного, выход которого подключен к второму информационному входу второго коммутатора переносов и к входу второго регистра частного, выход которого соединен с информационным входом коммутатора частного, выход коммутатора нормализации делителя подключен к входу регистра нормализации делителя, выход которого соединен с вторым входом дешифратора управляющих сигналов, выход коммутатора переполнения подключен к входу регистра переполнения, выход которого соединен с первым информационным входом второго коммутатора полусумм и с третьим входом дешифратора управляющих сигналов, четвертый вход которого подключен к выходу первого регистра полусумм, пятый вход дешифратора управляющих сигналов подключен к выходу дешифратора полутактов, вход12788которого соединен с выходом счетчика полутактов, выход регистра команд подключен к шестому входу дешифратора управпяющих сигналов, выходы которого соединены соответственно с управляющим входом коммутатора знака с входом управления сложением, с входом управления вычитанием и с входом переноса сумматора.-вычитателя порядков, с управляющим входами пер вага, второго и третьего коммутаторов порядков, с управляющими входами первого, второго, третьего и четвертого коммутаторов мантисс, с управляющими входами первого и второго 15 коммутаторов полусумм, с управляющими входами первого и второго коммутаторов переносов, с управляющим входом вспомогательного коммутатора, с управляющим входом коммутатора частно га, с входами разрешения и сдвига блока умножения,с вторыми первым управляющими входами второго коммутатора блока деления, с входом управ- .пения сложением, с входом управления вычитанием и с входом переноса сумматора-вычитателя, с управляющим входом коммутатора сдвигаемой информации, с управляющим входом дополнительного коммутатора сдвигаемой ин- З 0 формации, с удтранляющим входам коммутатора множителя, с управляющим входом коммутатора мнажимога, с управляющим входом коммутатора переполнения и с управляющим входом коммутатора нормализации делителя, причем н блоке деления выходы элементов НЕ группы подключены к вторым информационным входам коммутаторов делителя группы, выходы сумм и переносов 40 каждого предыдущего полусумматора группы соединены соатнетственна с первым и вторым входами последующего полусумматара группы, выходы коммутатора делителя группы соединены с 45 третьими входами саатнетсттзующих тта" лусумматаров группы, разряды выхода сумм палусумматорон группы соединены соответственно с входами первого и второго элементов НЕ и с перным 50 водом элементов ИСКЛЮЧАЮЩЕЕ ИЛИ ,соответствующего узла анализа группы, разряды выхода переносов палусумматоран группы соединены соответственно с входами третьего и четвертого 55 элементов НЕ и с нторыми входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соответствующего узла анализа группы, первые входы первого и второго элементов И каждого з 34узла анализа группы соединены соответственна с первым и вторым управляющими входами соответствующего коммутатора делителя группы и с выходами первого и второго элементон ИЛИ предыдущего узла анализа группы, выходы первого и второго регистров соедине- ны соответственно с первым и вторым управляющими входами первого коммутатора делителя группы, первый вход второго элемента И узла анализа группы соединен с вторым входом соответствующего полусумматора группы, выход первого элемента ИЛИ последнего узла анализа группы соединен с информационным входом первого коммутатора, выход которого подключен к входу первого регистра, управляющий вход первого коммутатора подключен к первому управляющему входу второго коммутатора, выход которого соединен с входом второго регистра, второй управляющий вход второго коммутатора соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходам второго элемента ИЛИ последнего узла анализа, причем в узле анализа первый вход третьвго элемента И подключен к выходу первого элемента НЕ и к первым входам четвертого и пятого элементов И, второй вход треть го элемента И подключен к входу нтарага элемента НЕ и к первому входу шестого элемента И, третий вход третьего элемента И подключен к входу третьего элемента НЕ, к второму:входу пятого элемента И и к первому .входу седьмого элемента-И, четвертый вход третьего элемента И подключен к входу четвертого элемента НЕ и к второму входу шестого элемента И, пятый вход третьего элемента И подключен к выходу элемента ИСКЛЮ 1 Л 10 ЩЕЕ ИЛИ, входу, лятога элемента ИЕ, к вторым входам четвертого и седьмого элементов И, к третьим входам пятого и шестого элементов И и к первому входу восьмого элемента И, выход третьего элемента И подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом шестога элемента И, четвертый вход кстарого подключен к выходу третьего элемента НЕ, к ,третьему входу четвертого элемента И и к второму входу восьмого элемента И, пятый вход шестого элемента И подключен к входу первого элементаНЕ, к третьему входу восьмого элемента И и к третьему входу седьмогоэлемента И, выход которого соединенс третьим входом второго элементаИЛИ, четвертый вход которого подключен к выходу второго элемента И,второй вход которого соединен с выходом пятого элемента НЕ и с вторымвходом первого элемента И, выходкоторого подключен к первому входу 1 Рпервого элемента ИЛИ, второй входкоторого соединен с выходом четвертого элемента И, третий вход первогоэлемента ИЛИ соединен с выходом пятого элемента И, четвертый вход которого подключен к выходу второго элемента НЕ и четвертому входу восьмогоэлемента И, пятый вход пятого элемента И подключен к выходу четвертого элемента НЕ и к пятому входу восьРмого элемента И, выход которого соединен с четвертым входом первогоэлемента ИЛИ,2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок умножения содержит группу коммутаторов кратных, группу элементов ИЛИ, группу элементов НЕ, элемент И, восемь полусумматоров, два коммутатора, ЗР дешифратор множителя и регистр, причем вход множителя блока умножения соединен с входом дешифратора множителя, выход которого соединен с входом регистра, вгиходы разрядов которого соединены соответственно с управляющими входами коммутаторов кратных группы, третий и четвертый управляющие входы коммутаторов кратных группы, кроме последнего, соеди Р нецы соответственно с первым и вторым входами соответствующего элемента ИЛИ группы, выход первого коммутатора кратных группы соединен с первым входом первого полусумматора, 45 второй вход которого соединен с вы-ходом второго коммутатора кратных группы и с выходом первого элемента ИЛИ группы,выходы третьего коммутатора кратных группы и второго эле р мента ИЛИ группы соединены с третьим входом первого нолусумматора, выходы сумм и переносов которого соединены соответственно с первым и вторым входами второго полусумматора, третий вход которого соединен с. выходами четвертого коммутатора кратных группы и третьего элемента ИЛИ группы, выходы сумм и переносов второго полусумматора соединены соответстг;еццо с первым и вторым входами третьего полусумматора, третий вход которого соединен с выходом суммчетвертого полусумматора, первый вход которого подключен к выходам пятого коммутатора кратных группы и четвертого элемента ИЛИ группы, выходы ииестого коммутатора кратных группы и пятого элемента ИЛИ соединены с первым входом пятого полусумматора, второй вход которого соединен с выходами седьмого коммутатора кратных группы и шестого элемента ИЛИ группы, выходы восьмого коммутатора кратных группы и седьмого элемента ИЛИ группы соединены с третьим входом пятого полусумматора, выходы сумм и переносов которого соединены соответственно с вторым и третьим входами четвертого полусумматора, выход переносов которого соединен с первым входом шестого полусумматора, второй и третий входы которого соединены с выходами первого и второго коммутаторовсоответственно, выходы сумм и переносов шестого полусумматора соединенысоответственно с первыми входамиседьмого и восьмого полусумматоров,выходы сумм и переносов третьегополусумматора соединены соответственно с вторым и третьим входами седьмого полусумматора, выходы сумм ипереноеов которого соединены соответственно с вторым и третьим входами восьмого полусумматора, выходысумм и переносов которого являютсясоответственно выходами сумм и переносов блока умножения, первый входвосьмого полусумматора соединен свыходом элемента И, первый вход которого подключен к входу сдвига блока умножения и к первым управляоцимвходам первого и второго коммутаторов, вторые управляющие входы которых соединены с входом разрешенияблока умножения, инфОрмационные входы первого и второго коммутаторовсоединены соответственно с входамипромежуточных сумм и переносов блокаумножения, вход переноса которогосоединен с вторым входом элемента Ии с информационным входом первогокоммутатора, вход множителя блокаумножения соединен с входами элементов НЕ группы и с первыми информационными входамп коммутаторов кратных группы, выходы элементов НЕ груп 12 коммутатора 9-11, три регистра 6-8 порядков, сумматор 12 порядков, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, коммутатор 5 знака, три регистра 1-3 знака, первый и второй коммутаторы 17-18 мантисс, два коммутатора 23 и 24 полу- сумм, два коммутатора 27 и 28 переносов, вспомогательный коммутатор 30, первый и второй регистры 13 и 15 мантисс, два регистра 21 и 22 полу- сумм, два регистра 25 и 26 переносов, вспомогательный регистр 29, коммутатор 40 сдвигаемой информации, сдвигатель 36, блок 37 умножения узел 45 нормализации, регистр 46 нормализации, счетчик 52 полутактов, сум 78837матор-вычитатель 39, блок 38 деления, двух регистров 32 и 33 частного, коммутатора 34 частного, регистра 35 переполнения, коммутатора 44 переполнения, дополнительного регистра 31, третьего и четвертого коммутаторов 19 и 20 мантисс, третьего и четвертого регистров 15 и 16 мантисс, коммутатора 42 множителя, дополнительного коммутатора 41 сдвигаемой информации, регистра 47 нормализации делителя, коммутатора 48 нормализации делителя, дешифратора 53 полутактов, дешифратора 49 управляющих сигналов и оригинальной организации связей между блоками, 1 з.п, ф-лы, 10 ил.Устройство для умножения и деления с плавающей точкой (фиг. 1) содержит три регистра 1-3 знака, злемент ИСКЫОЧЛ 10 ЩЕЕ ИЛИ 4 комттутатор .5 знака, три регистра 6-8 порядкотз, три коммутатора 9-11 пор 51 дкои, сумматор-вычитятель 12 порядков,четыре регистра 13-16 мантисс, четыре коммутатора 17-20 мантисс, два реГистра 21 и 22 полусумм, два коммутатора 23 и 24 полусумм, два регистра 25 и 26 переносов, два коммутатора 27 и 28 переносов, вспомогатель 30 ИЗОбрЕтЕНИЕ ОтНОСИТСя К ВтгтитИСттнтельной технике и может быть использовано в составе мультипроцессорабыстродействунтщих ЗБИ,Цел ЬЮ Из ОЙРЕТЕНР 555 5 тВЛЯ ЕТС.5 т ПОПЫШЕ 11 ИЕ бЬтСттОдсЙСТВ 1551,На фиг. 1 представлена структурная схема устройства для умноженияи деления с плавающей точкой; нафиг. 2 - структурная схема блока деления; на фиг, 3 - структурная схемаузла анализа блока деления; па фиг.4 структурная схема блока умнтожатпгтя;на )иг.5 - алгоритм выполнения Операций умножения; на фиг. 6 - то же 15на фиг. 7 - алгоритм ьыполпения операции умножения с расширенной разрядностью, па фиг. 8 - то же, на фиг,9 -алгоритм выполнения операции деления,на фиг: 10 - то лсе. 20 2ный регистр 29, вспомогательный коммутатор 30. дополнительныи регистр 31, дтза регистра 32 и 33 частного, коммутатор 34 частного, регистр 35 переполттеттРтя, сдвигат ль 36, блок 37 умножения, блосс 38 де 5 теьтия сумма- тор-вычитятель 39 коммутатор 40 СДВИГаЕМОй ИифОРМЯЛИИ, ДОРтОЛНИтЕЛЬ- ный Рсомттугтсг.тор 41 сдвигаемой информации, коммутатор 42 м тоэтсРттеля, коммутятотэ 43 тхнгожимого, тсоммусгфятор 44 Гере полнения уз еГГ 455 т.Ормсттиз э цки регистр 46 нормализации, регистр 47 ЛО 1 эмялизятхик де,Гтьттеля коглмгатор 48 нормализации делителя, дешифратор 49 управляющих сигналов, регистр 50 команд злемент Итгг 51 сч"тчитс 52 полутяктов, дешифратор 53 полу- тактов и имеет входы. 5 гт и 55 первого и второго операндов устройства, вход 56 вида операцтп: устройства, выход 57 результата устройства, вход 58 и выход 59 узла 45 нормализации, выход 60 второго регистра 15 мантисс выход 61 четвертого регистра 16 мантисс, выход 62 второго регистра 22 полусумм, тзьтход 63 второго регистра 26 перет.асов, выход 64 коммутатора 42 множителя, выход 65 коммутатора 43 множимого, выходы 66 и 67 блока 37 умножения, три выхода 68-70 блока 38 деления, выход 71 сумматора-вычитателя 39, выходы 72-10 1 дешифратора 49 управляющих сигналов.37 1278837 38 пы соединены с вторыми информа- кратных, кроме последнего , групционными входами коммутаторов пы. фиг. Г1278837 вг 71 МЕ, МВ, МХЮ.На чола Лювл РД 0 2 РПР: О если сЮ/Ч/ Фж ФО пкупп 1 ЙЭ ВЕВ,60 ВВ21 Ч 7 Фм юлю РМГ 0(557:1 Р 5 РПР:ЗРПР; гр дпб )РПР-г Р 8: БУ 5 РПРПР: ф СВП 1/563ЛР бг/6 7: РН 10/47РПРВУП; КМ 1 1 Р КОЮЦ РЕЕуМВ Вр Вб иг. 1 РЗ:1 ОПИ 7; гРЗГ 20 П/031 рлр/г/6311 ОП/1/134 грпрсо/63: 20 ПС 1/731 рисо/557:-1 олсв/вз 1 грмго/557: голи/6КС2 РИВКГ:О СВП 1 РЛР фгРПРСВ ЕО/1113: КСЕО/553, РКС СО/557 аДСЗРЗСРЗ+ гРЗ 1 ЗРЛРЧСВП1 рбй/567 ГЮ Ео/553 РНВ/43: КЕС 2 Р 0110/5531 Р 561/563ВЯР 1 зРпру грпиг/63: -Рпи(ч 3кс:1 ри; Окс: ОИГО/И 13:Кс/О/Я 3, ЭКС ЕО/553 Л (КС)СВЯ 1 РПРРЛР1 РЗЙ/567: СИО/557НРПР: СВП; РНЕО/43: КтС гр 5:д 05) грпс 1 РПф, ПРВР 1 РЛР ЗРПР6 Ч такте алр мД м.ю 2 Рлр/03: 1 Гдл:1 РПРРЛР 3 РПР: СВП св: гр 5+грп 1 РБ. =бУ 5: 1 РП:6 УП/ КМ:РМ вр/а/ и:си 57/703 ВРАЧ/553: ЭР й)417014 грб:-Рб; грпрп; 1 РПР:ЗРПР: ЗРПР: СВП См: грягРП Свл: 1 РПР-грпр1 Р 51. 1/567: СМ С 5/503 ЛЧ ВРИ/53 ГСм Сб/703ВРС 10/553:-ЗР/О/457 ЛОГвп: РПР-грпр1 РЗСО/5 В 3 СМЕЛО/563 ВР(а/ц 3: см 257/Ю ВРС 14/55/с 6 РИЧ 17 ПЧ 2 РЗП/563:-ВКО/557 П/1 РПР:-ЗРПР гРПРЕЗ/53:грп:-О; св:-гр 5 чгрпСВП:1 РПРРПР; ЗРПР:СВП1 РВ/О/5631 СВГО/5631278837 Ч: = 1 РБГ)563 Л Р; РП: 7 Р И:=бм 05 И 7: Юрй/Н 20 Ц;=2 РМ И)53 9-1 Я такты 0 лр ЗЕ Фщаащ Юм Ы Зтакп АЯ ЯЕ 23 маваг длв 7.0 Я:=-1 Ю зи/,ю РП=- 7 иИ/5 2 Рь ЦМ:=-Ит(ЮЛгц 2 РПГ 2(тм тт(Ы 302 Вдля2 РЗГ 7(Ю: =ВРГ 01593 Л 7 2 РП ГАМ, - 7 Рй И 593 Л 2 РЛР:=Ьт; 2 РПРЫЗ=1 сб"= 2 РЬР 1, если 7 РЗГ 07=0 СВ: 2 ЮРП, если 1 РЯГ 03-1 С ВЛ= НРПР . РПР; ЪРПР: = 0 ВП РП Ю)ЗЗ-СВИВЛ 7 ЮСУ ) Р 8)53 3: = ГВ ИОИЛКЬС+ц ФФ И Е 1 Ф оинщйо Ю для. 8; = Р, еои РпеИ/Х 7=: = РПР 2 РПРЬИа:=Рп И(ЫГ 515 О:=РБГ 527 пч если РлхГ 03/47 Тираж б 71 ВНИИПИ Государственного комитета ССС по делам изобретений и открытий 113035, Москва, Б, Раушская наб., аказ б 4/ Производственно-полиграФическое предприятие, г,ужгород, ул.Проектная,1278837 35 3Блок 38 деления (фиг. 2) содержит полусумматоры 102 группы, узлы 103 анализа группы, коммутаторы 104 делителя группы, регистры 105 и 106, коммутаторы 107 и 108, группу 109 элементов НЕ, входы 110-113 узла анализа, выходы 114 и 115 узла анализа.Узел 103 анализа (фиг. 3) содержит элемент 116 ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И 117-124, элементы ИЛИ 125 и 126, 10 элементы НЕ 127-131. Блок 37 умножения (фиг. 4) содержит дешифратор 132 множителя, регистр 133, группу элементов ИЕ 134, группу коммутаторов 135 кратных, группу элементов ИЛИ 136, коммутаторы 137 и 138, элемент И 139, полусумматоры 140-147. В алгоритмах выполнения операций(частного),РН - регистр 46 нормализации,РНД - регистр 47 нормализации делителя,МЕ - мнемоника операции умноженияс короткими операндами идлинным результатом,МД - мнемоника операции умноженияс длинными операндами и длинным результатом, 45МХД - мнемоника операции умноженияс длинными операндами и расширенным результатом,МХК - мнемоника операции умноженияс расширенными операндами ирасширенным результатом,1 РМРМ - первый, второй, третийи четвертый регистры 1316 мантисс,2 РБ - второй регистр 22 полусумм,2 РП - второй регистр 26 переносов,СВ - сумматор-вычитатель 39,СВП - сумматор-вычитатель 12 порядков,С СВ(С-СВП) - перенос в младшийразряд сумматоравычитателя (сумматора-вычитателяпорядков),СД - сдвигатель 36,10 П - первый операнд,20 П - второй операнд,КС - коммутатор 40 сдвигаемой информации,ДКС - дополнительный коммутатор41 сдвигаемой информации,КТС - количество тетрадных сдвигов нормализации (выход узла 45 нормализации),Л(КТС) - сдвиг влево на количествотетрад нормализации,КБС - количество битовых сдвиговнормализации,Л(КБС) - сдвиг влево на количествобит нормализации,БУБ(БУП) - выход поразрядных сумм(переносов) блока 37умножения,БДЯ(БДП) - выход поразрядныхсумм (переносов) блока 38 деления,Ч 1, Ч 2 - выход блока 38 деленияпервой и второй составляющих частного (трехраз-"рядных),Лп(Пп) - передача со сдвигом влево (вправо) на п разрядов,ДЕ - передача мнемоника операцииделения с короткими операндами и длинным результатом.ДД - мнемоника операции деленияс длинными операндами и длинным результатом.Для повышения быстродействия деления принят алгоритм деления безвосстановления остатка с представлением остатка в двухрядном виде. Блок 38 деления (фиг. 2) осуществляет получение в каждой итерации трех разрядов частного. Это реализуется на пирамиде из трех ступеней, выполненной на полусумматорах 102, каждый из которых имеет три входа слагаемых и два выхода. На первом и втором выходах полусумматоров. каждой ступени образуется остаток в виде поразрядных сумм (Я) и поразрядных переносов (П), которые подключены соответственно к первому и второму входам полусумматоров следующей ступени пирамиды со сдвигом5 12влево на один разряд (Б) и со сдвигом влево на два разряда (П). Натретий вход полусумматора поступаетделитель 60 в прямом или обратномкоде, Определение вида передачи делителя на вход полусумматора и получение очередной цифры частного в виде двух составляющих на каждой ступени пирамиды осуществляется на узле103 анализа, на который поступаюттри старших разряда остатка н двух -рядном виде и дна выхода предыдущегоузла анализа. Дна выхода узла. ана- .лиза, представляющие очередной разряд частного н виде двух составляющих, используются для определения вида передачи делителя на очереднуюступень полусумматора.Дополнительный код делителя образуется подачей единицы н освободившийся младший разряд третьего входаполусумматора, на который подаетсяпоразрядный перенос остатка со сдвигом влево на два разряда. Вид передачи делителя, полученный на третьемузле анализа, запоминается по управляющему сигналу 92 на регистрах105 и 106,В первой итерации деления делительпоступает на третий вход первой ступени пирамиды в обратном коде, чтоосуществляется записью ециницы нарегистр 06 по управляющему сигналу91. При этом на первый вход первойступени пирамиды поступает делимое,на второй вход - нули, за исключени-,ем младшего разряда, куда поступаетединица дополнительного кода делителя с регистром 106. Формированиеделителя в нужном коде ступени накаждой ступени пирамиды осуществляется на элементах ПЕ 109 и коммутаторах 104, управляющими входами которых являются выходы узлов анализапредыдущей ступени. Значение приведенногоостатка 20 00.00 00.01 25 00, 10 00. 11 10.113011. 00 11. 01 11,10 11.11=0 Если для определения цифры частного используется значение предыдущей цифры частного (предыдущей передачи 55делителя), можно количество знаковых разрядов сократить до одного младшего разряда в приведенном виде (с приведением переноса), а два Определение цифры частного, имея остаток, который записан в днухразрядном коде, производится с использованием избыточных цифр частного, т.е. для каждого частного допустимыми считаются три нозможные цифры: +1, О, -1, При условии, что делитель (с 1) должен быть нормализованным числом, для анализа вида передачи делителя и определения цифры частного достаточно анализировать в приведенном виде четыре старших цифры остатка, включая два знаковых 78837 6разряда. При этом комбинации вида 01.ХХ (значения Х - "0" или "1") исключаются, так как не может быть переполнения, Комбинация 10 в знаковых разрядах может получиться, если в четырех старших разрядах - комбинация 10. 11 и присутствует перенос из неприведенной части, в результате чего комбинация 10.11 сводится к ком бинации 11.00. Вид передачи делителяи цифра частного соответствующие определенной комбинации старших разрядов, приведены в табл. 1.Таблица 1 Вид пере- Цифра частдачи де- ноголителя 40 При комбинации 11,11 знак остатканеизвестен. Он зависит от переноса не иэ неприведенной части. При полном приведении остатка в этих разрядах может быть две комбинации; 00,00 (по ложительный остаток) или 11,11 (отрицательный остаток). В обоих случаях остаток по абсолютной величине не превышает делитель. При этом последующий остаток - это настоящий, сдвину" тый влево на один разряд, а цифра частного равна нулю.1278837 других разряда могут быть представлены в двухрядном коде. Вид передачи делителя и цифра с частного,Таблица 2 Предыдущаяпередачаделителя Код старших разрядов полусумматора Вид передачи делителя и цифрачастного Я Я(0)+П(1) Я(1) Я(2) П(2) П(3)115 0 1 1 0 Х Х Х Х 0 1 0 0 0 1 1 которую реализует узел 103 анализа (фиг, 3). Блок 38 деления содержит с учетом знака (и+1) (и - количество разрядов мантиссы длинного операнда). Дополнительный старший раз ряд делителя формируется подачей в старший разряд коммутаторов 104 нуля при передаче делимого в прямом коде и единицы при его передаче в обратном коде. Дополнительный старший разряд делимого образуется в старшем разряде на первом регистре 21 полусумм подачей нуля на коммутатор 23 при записи результата нормализации делимого со сдвигателя 36. В дальнейшем знак делимого через второй регистр 22 полусуммы поступает в блок деления в старший разряд первого входа первой ступени 110 111 120=112.3 113.1 соответствующие определенной комбинации при анализе трех старших разрядов остатка, представлены в табл,2,пирамиды первого полусумматора 102 В блоке 37 умножения (фиг. 4) 45 осуществляется анализ очередных четырнадцати разрядов множителя, разбитых на пары, что реализуется дешифратором 132, вырабатывающим группууправляющих сигналов, фиксируемыхна регистре 133 в конце такта. Выход этого регистра подключен к управляющим входам коммутаторов 135 блока 37 умножения. Дешифрация каждойпары разрядов множителя производитсяв соответствии с табл. 3. Селекцияочередных четырнадцати разрядов множителя осуществляется за такт до итерации умножения на эти разряды и реализуется коммутатором 42 множителя.Тя блица. 3 гСТЯРШЬттразрядпредыттущейпары Дешифрируемая пара разрядовмножителя Вид 11 тормсруемого кратного 00 Нет передачиПрямой код 01 10 Дополнительный сдвигомВЛЕВО Дополнительныйко,ц 00 50 Прямой код Пр 51 мой КОД со сдвигм ВЛЕВО 10 Дополнительный 55код Нет стередачи Ьлок 37 умножения осуществляет в каждой итерации одновременное умножение на очередные, начиная с младших четырнадцати разрядов множителя. Данньссй блок позволяет гроизводсгть 5 умножение операндов двойной длины в операциях с расширенной разрядностьо, причем селекция старлей и младшей частей множимого осуществляется на коммутаторе АЗ множимого (фиг. 1). 10 При разрядности множимого, равной и, пирамида умножения имеет (и+15) разрядов. Появление лишнего разряда обусловлено необходимостью учета переполнения, возникающего в итерациях15 умножения с расширенной разрядностью, когда веса разрядов предыдущей и последующей итерации совпадают (9, 11, 13 и 15 такты на фиг. 5). Старший дополнительный разряд множимого поступает нулем в блок умножения с коммутатора ч 3 множимого, где формируется подачей логического тт 0 тт в старший разряд коммутатора., которык содержит (и+1) разряд. Восемь кратных множимого поступают на пирамиду умножения коммутаторов 135, утравлелие которыми осуществляется дешифратором 132 согласно табл. 3. 1 оммутаторьс 135, кроме пос:те 1 тнего, имеют (т+1) разря;т, а стоследс;т.1 коммутатор 135 - и разрядов, тБромежуточПЫй РЕЗУЛЬтат ПРЕДсттУстой ИтвттаЦИИ, предстатзпенньтсс В двухрядсссь Виде по ра: рядных сумм (8) и переносов (П), подается на пирамиду умножетсия через коммутаторы 137 и 138 без сдвига или со сдвигом вправо на четырнадцать РЯЗРЯДОВ В СООТВЕТСТВИИ С УПРЯВП 5 тсОЩИ ми сигналами 89 и 90, причем поразрядгые переносы подаются на коьосуся - тор 138 со сдьчл го 1 1 лево сся Один ряз РЯД ПО ОТНОШЕснно К ПОРЯЗРЯДНОй СУММЕ. Таким образом, коммутаторы 137 и 138 имеют (и+15) разрядов. Подача промежуточного результата без сдвига возникает в некоторых итерациях умножения с расширенной рсзрядпостыо, когда Веса газрядсв предыдущей и последуощей итерации совпадасот. Восемь кратных множимсго поступают на пирамиду коммутаторов 135 со сдвигом друс относительно друга Влево на дза разряда. Таким образом, пирамида умножения производит сложение десяти слагаемых в двухразрядном коде - поразрядных сумм (8) и поразрядных переносов (П). Данное сложение осущестВЛ 51 СТС 51 На Г 1 ИРЯ МИДЕ ИЗ ПЯТИ УРОВНЕЙ т реализованной .:а полусумматорах 140- 4/, которые имеют три входа слагаемых и два Выхода. Первый и Второй Выходы чолусумма- ОР Я Пгт С ТУПЯ 1 ОТ "Я СтЕД ЯОСУ 1 О С ТУтв 1 Ь гирямиды соотстетст вотсто без сгсвигя И СО СДттИГО 1 В.тЕВО На ОДИП РЯЗРЯтт, причем Освободившгтйся мляд 1 П 1 й рлз- РЯД СЛЕДУОЦ,Ей СТУПЕНИ ПИРаыитЫ ЗаПОЛ- няетсч нулем,:а искпючени;.и третьего входа последнего столусуюсаторя, в младший разряд которого поступает перенос от потной сумссьс младшей час- ТК ЧЯГТ 1 ЧОГО ПРОтзввттЕН;Я В ЧЕТЬРНаДЦатЬ РаЗРЯ ОВ ПРЕтлтДУЩЕтй ИтЕРаЦИИ (вход 71.2) через элемднт . 139 т О устравляюшелу сигналу 90, т. е. в тех случаях, когда проме куточный резульТат ПтОЕДЫДУЩЕИ И 1 ЕРаЦИИ 110 ДЯЕТСЯ СО СДВИт ОМ Вдр 1 тЗО На ЧЕ 1 ЕЛОПЯДДЯТЬ разрядов. Полная т умма частичттого произведения. предыдущсй итерации формируется на сумматоре-вычитателе 39 параллельно с выполнением следующей 1 лтерации. Формирование дополнительного кода очередного кратного множимого на пирамиде умножения (фиг. 9)1278837 Таблица 4 ЗРЗ:1 РЗ 92 РЗ СВП:=1 РПР+2 РПР 73 СВП:=1 РПРРПР 75 С - СВП 76.1 1 РПР:=10 П 1 РПР:=ЗРПР 76.2 2 РПР:=20 П2 РПР:=РН2 РПР:=642 РПР:=14 7.1 77,2 77.3 77,4 ЗРПР:=СВП 1 РМ:=10 П 79.1 1 РМ: - 1 РБ ЗРИ:=10 П 79. 2 80. 1 ЗРМ:=1 РП 80.2 2 РМ:=20 П 81. 1 2 РМ: =1 РБ 81.2 2 РМ =1 РБЛ 1 2 РИ:=1 РБЛ 2 81. 3 81.4 2 РМ:=1 РБЛЗ 81.5 4 РМ:=20 П 82.1 4 РМ:=1 РП 82.2 1 РБ:=СД 83. 1 осуществляется в коммутаторе 135 распространением едияиц в старших разрядах соответствующего входа пирамиды и подачей единицы дополнительного кода с элементов ИЛИ 136 в со ответствующие разряды. В случае представления частичного произведения от предыдущей итерации в дополнительном коде, который определяется выходом полного переноса из старшего раз ряда сумматора-вычитателя 39 и является входом 71,1 блока умножения, поспоступающим на вход коммутатора 137, старшие четырнадцать разрядов этого коммутатора заполняются единицами при передаче со сдвигом вправо на четырнадцать разрядов промежуточного результата, При передаче со сдвигом вправо на тринадцать разрядов поразрядных переносов промежуточного ре эультата старшие четырнадцать разрядов коммутатора 138 заполняются нулями, Единица возможного переполнения учитывается в четырнадцатом разряде пирамиды (начиная с нулевого25 разряда) благодаря записи в этот разряд коммутатора 137 значения нулевого разряда второго регистра 22 полу- сумм, а коммутатора 138 - значения первого разряда второго регистра 26 переносов. Все остальные разряды десяти входов пирамиды умножения заполняются нулями. Коммутаторы 135 кратных выполняют 35передачи согласно табл, 3. Узел 45 нормализации определяютколичество нулевых тетрад до старшейтетрады, отличной от нуля, и реализован аналогично узлу нормализации,использованному в арифметическом устройстве,Перечень управляющих сигналов, 45вырабатываемых дешифратором 49 управляющих сигналов для операции умножения и деления, приведен в табл. 4,В графе наименование сигнала используются следующие сокращения: 50(П)БУ - входы полусумм (переносов)промежуточного результатав блок 37 умножения,РДК - регистр 105,РДК - регистр 106,Ч 1-3(Ч 2-3) - первая (вторая) составляющая частноготретьей ступени блока 38 деления,2РДШ - регистр 133,ДШВ 1-ДШВ 8 - результат дешифрациисоответствующих группмножителя,С.+СВ(С-СВП) - перенос в младшийразряд сумматоравычитателя (сумматора-вычитателяпорядков),Сигнал Наименование сигнала86,3 2 РП;=1 РПЧ 2 86,4 87,1 87,2 87.3 87,4 50 101 РЯД:щДД 2 БУ:=2 РБПБУ;=2 РПЛ 12 БУ:=2 РБП 14 90 11 БУ:=2 РП 13 2 РП:=1 РПЧЛ 28ВР:=ДРВР:=ДРЛЗВР:=ДРП 10ВР:=ДРП 141 РЧ;=2 РЧЛЗ 99, 1 КМ: =:1 РМ40 99.2 КМ:=:ЗРМ 100.1 РПЧ:=СВЛ 1 45 100.2 РПЧ:=СВЛ 2100.3 РПЧ:=СВЛЗ 100.4 РПЧ:=СВЛ 4 Условия формирования некоторых управляющих сигналов для разных регистров совпадают, в силу чего они являются как бы одним управляющим сигналом. В табл. 5 приводится перечень управляющих сигналов, для которых условия формирования совпадают,15 12 Таблица 5 77.1 79.1 81,1 80,1 82,1 83. 1 85. 1 83.2 85.2 83.3 85.3 84.4 86.3 84,5 86.4 87.288 83.5100.1 83.6100. 283,7100.3 Таблица 6 Условие 1 РБ (0) Управляющие сигналы Такт Полутакт Условия РПЧ О/3 РНД О/2 76, 1, 771, 79. 1 81,1 96.2 72,74,75,7883. 1; 101 Сигнал Назначение сигналов 76.1 Запись на регистры 6, 7, 13 и 15 значений первого и второго операндов Запись на регистры 14 и 16младшей части мантиссы расширенной разрядности Запись на регистры 21 и 25нормализованной мантиссысо сдвигателя Запись на регистры 21 и 25промежуточного результатаитераций умножения Запись на регистры 21 и 25промежуточного результатаитераций деления Запись на регистры 22 и 26двух составляющих частногов 24 также ДД для формирования полного частногоЗапись на регистры 22 и 26двух составляющих частногов 24 такте ДЕ для формирования полного частного Запись на регистры 29 и 32 двух составляющих частного Запись частного на регистры 21 и 35 с учетом нормализации делителя до одного бита Нормализованная мантисса со сдвигателя 36 на регистры 21 и 25 по 78837 16управляющим сигналам 83.1 и 85,1всегда записывается с учетом операции умножения с расширенной разрядностью. При других операциях на регистр 25 со сдвигателя 36 поступаютнули. Управляющие сигналы 83.8 и100.4 используются также для нормализации произведения на одну шестнадцатиричную цифру, если это необходи О мо, при записи на регистр 21, а значение регистра 35 при этом не имеетзначения.Каждый нечетный выход дешифратора53 полутактов формирует управление 15 входными коммутаторами регистров, которые срабатывают в начале такта.Каждый четный выход этого дешифрато ра формирует управление входными коммутаторами регистров, которые сраба тывают в конце такта. Сигналы управления сумматором-вычитателем 12 порядков (73-75), блоком умножения 37(89, 90) блоком 38 деления (91, 92),коммутатором 42 (98.1-98.8) вырабатываются во второй половине такта(управляются четным выходом дешифратора 53 полутактов), Сигналы управления сумматором-вычитателегл 39 (93-95)коммутатором 40 (96.1-96,2), комму- ЗО татором 41 (97.1-97.2) и коммутатором 43 множимого (99.1, 99,2) должнысохраняться в течение такта (управляются сборкой нечетного и четноговыходов дешифратора 53 полутактов 35 соответствующего такта). Регистры1, 2, 6, 7, 13-16, 22, 26, 31 и 33срабатывают в начале такта, Регистры 3, 8, 21, 25, 29, 32, 35, 46,47, 105, 106 и 124 срабатывают в 40 конце такта.Пример дешифрации управляющих сигналов для команды деления (ДД) представлен в табл. 6, где символ Х означает безразличное состояние разд рядов регистра 47 нормализации делителя.