Устройство для адресации блоков памяти

(54) УСТРОЙСТВО ДЛ ДР БЛОКОВ ПАМЯТИ(57) Изобретение относится к тельной технике и, в частности, к вам управления основной память изобретения является расширени применения устройства за счет ин ния полной занятости внешними ми включенных блоков. Устройство сации блоков памяти содержит К чателей 1 и эпементов И 2, первь ратор 3, три элемента И - НЕ 4 мент 1 х) - ИЛИ 7, инвертор 8, счет 9, три блока памяти адресов 10 рой дешифратор 13 и триггер 14. ский инстит грешков о СССР2, 1980.СССР1985. ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬГГИПРИ ГКНТ СССРИзобретение относится к вычислительной технике, в частности к устройствам управления основной памяти,Цель изобретения - расширение функ. циональных возможностей и области его применения за счет индицирования полной занятости внешними заявками включенных блоков памяти.На фиг, 1 изображена функциональная схема устройства; на фиг. 2 - его временные диаграмы. Устройство содержит (фиг. 1) группупереключателей 1 и элементов И 2, первыйдешифратор 3, элементы И - НЕ 4-6 и И -ИЛИ 7, инвертор 8, счетчик стека 9, блоки 10-12 памяти адресов второй дешифратор 13, триггер 14, адресный 15 и задания режима начальной установки 16 входы, синхровходы 1 и 18, вход 9 сброса,выход 20 устройства для возбужденияадресуемого блока памяти и выход 21 устройства для индицирования полной занятости блоков памяти.Число М соответствует количеству адресуемых блоков памяти.На фиг. 2 обозначены: а - адреса выбираемых блоков памяти; б - сигнал науправляющем входе 16 устройства; всигнал на первом синхровходе 17 устройства; г - сигнал на втором синхровходе 18устройства; д - сигнал на входе 19 сброса; е - сигнал записи в первый блок 10 памяти адресов; ж - сигнал записи во второй блок 11 памяти адресов; з - выходтретьего блока 12 памяти адресов; ивыход обратного переноса счетчика 9 стека;к - выход триггера 14,Дополнительно на фиг. 2 обозначеныучастки - 1, 11 начальной установки устройства, 111 - Ч - адресации,Устройство работает следующим образом.Первой из поступающих с определенным адресом заявок предоставляется первый из неотключенных и незанятых заявками с иным адресом блоков памяти, Совокупность блоков памяти, подлежащих распределению, задается установкой в соответствующее положение переключателей 1(О - блок отключен, 1 - включен).Уровнем 1 на управляющем входе 16устройства задается режим начальной установки. Работа в этом режиме (фиг. 2 б, участки 1, 11) начинается с поступления в уст-.ройство по его входу 19 сигнала сброса,по которому сбрасывается триггер 14, а счетчик 9 стека устанавливается в единичноесостояние. Затем в устройство по адресному входу 15 поступают последовательноинкрементируемые адреса всех имеющихсяв наличии блоков памяти, начиная с адреса О и кончая адресом М - 1 (фиг. 2 а,участки , 11). Адреса сопровождаются стробами по первому 17 (фиг. 2 в) и второму 19(фиг. 2 г) синхровходам устройства,Б 1 О 5 20 25 30 35 40 45 50 55 Пусть блок памяти +включен ( -- =- 1,Х) - на выходе + У-го переключателя 1 уровень 1. 1 огда при поступлении на вход 15 соответствующего этому блоку адреса(фиг, 2 а, участок 1) уровень 1, поступающий с .+1-го переключателяна первый вход =-1-го элемента И 2, и уровень , поступающий с выходадешифратора 3 на второй вход +1-го элемента И 2, создадут на его выходе уровень 1, который через элемент М - ИЛИ 7 поступит на первые входы элементов И - НЕ 4 и 5. При этом по первому ст робу выработается сигнал инкремента счетчика 9 (фиг. 2 д), и он из состояния +1 переключится к состояние . По второму стробу по этому адресув первый блок0 памяти адресов запишется. (фиг. 2 е, участок 1) адресвключенного блока памяти +1, а в третий блок 2 памяти адресов - уровень 1 (фиг. 2 з, участок 1), Запись во второй блок 11 памяти адресов в режиме начальной установки блокируется уровнем О на выходе инвертора 8.Пусть блок 1+ выкл ючен ( 1= - , У) . Тогда при поступлении соответствующего ему адреса ) (фиг. 2 а, участок 11) на вход 16 уровень О на переключателе + заблокирует прохождение стробов на инкерментацию счетчика 9 и запись в блок 10 (фиг. 2 г, е, участок 11), Осуществится только запись 1 по адресув блок 12 (фиг. 2 з, участок 1). Соответственно при поступлении адреса +1, если, например, блок памяти /+2 включен, в блок 10 этот адрес будет записан по адресу .В итоге по окончании начальной установки в счетчике 9 выставится значение, соответствующее числу включенных блоков, в блоке 10 будут хранится упорядоченные по возрастанию физические номера этих блоков, а во всех ячейках блока 12 установится значение 1, указывающее на незанятость подлежащих адресации блоков.Режим адресации задается сбросом управляющего сигнала на входе 16 в О (фиг. 2 б, участок 111).Пусть первое из обращений происхо. дит по адресу К (фиг. 2 а, участок 11), причем 0(К(/одА где Ь число адресуемых блоков. При совпадении уровней 1 на выходе блока 2 и инвертора 8 с поступлением с входа 17 первого строба третий элемент И - НЕ формирует сигнал (фиг. 2 ж, участок 111) записи во второй блок 11 памяти по адресу К номера свободного блока из вершины стека блока 10 памяти адресов, а затем декрементирует счетчик 9. По второму стробу с входа 18 в блоке 12 по адресу К записывается уровень О признак занятости блока (фиг. 2 з, участок 111) . Перезаписанный из блока 10 в блок 11 адрес поступает на вход дешифратора 13, Соответствующий выход этогодешифратора через выход 20 устройства возбуждает адресуемый блок памяти,При следующем обращении к этому же блоку (фиг. 2 а, участок И) уровень 0 на выходе блока 12 блокирует запись в блок 11 и декремент счетчика 9 (фиг. 2 ж, з, участок 1 Ч) . Соответственно из блока 11 по адресу К считывается ранее Определенный по стеку физический адрес выбираемого блока, и дешифратор 13 возбуждает по нему требуОщийст выход 20.Если в стеке остается единственный номер свободного блока, значение счетчика 9 стека равно О, Поступление адреса / (фиг. 2 а, участок Ъ), до этого еще не поступавшего в устройство, приводит по первому стробу к гоявлению сигнала переноса на выходе счетчика (фиг. 2 и). Сигнал переноса поступает на синхровход триьггсра 14 и устанавливает его в 1 (фиг.2 К). С триггера 14 на выход 21 управления устройства поступает сигнал стек исчерпан, воспрещаюьций дальнейшую адресацию незанятых блоков.Таким образом, в первом блоке 10 памяти адресов размещаются упорядоченные по возрастанию физическьье номера Включенных блоков памяти, Во втором блоке 11 памяти устанавливается соответствие между логическими (внешними) и фиьзическими адресами, г, третьем блоке 12 фиксируется занятость адресуемых блоков памяти, а первой из поступающих заявок с определенным адресом представляется первый из включенных и незанятых заявками с иным адресом блоков.Фор,иула изобретения Устройство для адресации блоков памяти, содержащее группы переключателей, группу элементов И, первый дешифратор, три элемента И - НЕ и элемент ИЛИ, входьь КОтОрОГО ПОДКЛЮЧЕНЫ К ВЫХОдаМ ЭЛЕ- ментов И группь 1, выход элемента ИЛИ соединен с первыми входами первого и второго элементов И- НЕ, вторые входы которых соединены с входом задания режима начальной установки устройства, третий вход первого элемента И - НЕ соединен с первым входом третьего элемента И - НЕ и является первым синхровходом устройства, третий вход второго элемента И - НЕ является вторым синхровходом устройства, первые входы элементов И группы соеди нены с выходами соответствующих переключателей группы, а их вторые входы - с соответствуьоьцими Выходамн первого дешифратора, входы которого являются адресньми входами устройства, отлинаюн(ееся тем, что с целью расшипсньья Области его применения, за счет индициронания пол- НОЙ заыятость Внешььими заявкььми Включснных бьоков, В него Введень инвсртор, триггер, счетчик стека, три Олока памяти адресов и второй децьФратор, причем выходы Второго дешифрдтора являются выходами устройства для возбуждения адресуемого олока памяти, выход тпиггсра является выходом устройства,.ля индицирования полной занятости блоков памяти, вход сброса триггера соединен с входом уста новки счетчика стека и явл;:,стся Входомсброса устройства, синхровход триггера соединен с вьходом обратного переноса счетчика стека, входы инкрсмснта и декрсмента которого соединены с выходами соотВет.,твенно первого н третьего элсмснтов И - НЕ, информаги онные выходы счетчика стека соединены с адреснымн входами перВого Олока памяти адресоВ, 1 Вфорхационныс входы которого объединены с адресными входами второго и третьего блоков памяти адресов и адресным входом устройства, вход записи первого блока памяти адресов соединен с выходом второго элемента И - НЕ, информационный выход первого блока памяти адресов соединен с информационным входом второго бпока памяти адресов, информационный выход которого соединен с Входом ьторого дешифрато ра, вход записи второго блока памяти адресов соединен с выходом третьего элементта И - НЕ, второй вход которого соединен с информационным выходом третьего блока памяти адресов, информационный вход и вход записи которого соединены соответственно с управляющим входом и вторым синхровходом устройства, вход задания режима на альной установки устройства соединен 4 через инвертор с третьим Входом третьегоэлемента ИНЕ.Составитель А. ИваноТехред И. ВересТираж 669тета по изобретениям иЖ - 35, Рау шскаякомбинат Патент, г. Редактор С. ПатрушеваЗаказ 2691/50ВНИИПИ Государственного ком113035, МоскваПроизводственно-издательский