Устройство для преобразования двоичного равновесного кода в двоичный позиционный код

сэоэ соеетснихСОЦИАЛИСтИЧЕСНИЮРеспуБлин 19) (1 1 Д 1 Н П И 1 ЗОБ ТЕНИ ЕЙЬСТВУ Ф 14радио т ехнический Микросхемыпособие, М28-129,ычислитель емах. Спра 86, с,233,Изобретение отн ьной технике и в системах абра мации. ит ычислииспользон атьцифровой инт отк ся о 1) входы - 2 коа ватели ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБ ЕтЕНИЯМ И ОТНРЫтИЯМпри гкнт азсср 1(56) Батушев В,А и др,и их применение, Справ.Радио и связь, 1983, с,рис.4.25-4.27.Корнейчук В,И, и др,ные.устройства на микровочник, Киев: Техника,рис.2,15 а,Целью изобретения является расширение области применения за счет увеличения разрядности устройства,На фиг,1 представлена структурная схема устройства; на фиг,2 - функциональная схема преобразователя 2 кода первой ступени; на фиг,З - функциональная схема узла 10 (11) преобразования кода; на фиг.4 - функциональная схема шифратора 12 на фиг.5. - функциональная схема 3 (13, 14, 20, 21, 22) преобразователя кода второй с тупени. Устройство содержит (фи 1 преобразователи а первой ступени, преобра(54) УСТРОИСТВО ЛЛЯ ПРЕОБРАЗОВАНИЯДВОИЧНОГО РАВНОВЕСНОГО КОДА В ДВОИЧНЬЯ ПОЗИЦИОННЫЙ КОД(57) Изобретение относится к вычислительной технике и может использоваться в системах обработки цифровойинформации, Целью изобретения является расширение области применения засчет увеличения разрядности устройства, Устройство осуществляет преобразование двоичного равновесного кодабольшой разрядности в двоичный позиционный код с высокой скоростью засчет распараллеливания процесса преобразования, что расширяет областьприменения устройства, 4 з,п, ф-лы,5 ил. 3 в 3 кода второй ступени первыйполусумматср 4, первую группу одноразрядных сумматоров 5 - 5 , второиполусумматор 6, вторую группу одноразрядных сумматоров 7, -сумматор8 по модулю два и выходы 9- 9Преобразователь 2 кода первой сту- (фпени содержит (фиг,2) первую, вторук ф,группы узлов 10, - 10 , 11 - 11пре-,образования кода и шифратор 12,Узел 10 (11) преобразования кодасодержит (фиг,З) первую, вторую группы блоков 13, - 13, 14, - 14преобразования кода, полусумматор 15, блок16 преобразования кода и сумматор 17 впо модулю два.Шиюратор 12 содеожит (фиг.4) первый полусумматор 18, первый одноразрядный сумматор 19, первый - третийблоки 20-22 преобразования кода, тре 1557684тий, второй йолусую 4 аторы 23, 24, дов с произвольным числом разрядовгвторой - пятый одноразрядные суммато- одинакового веса в позиционный код,ры 25-28, четвертый полусумматор 29, С увеличением разрядности кода числошестой, седьмой одноразрядные сумма ступеней преобразования кода растетторы 30, 31 и сумматор 32 по модулю по логарифмическому закону, Преобрадва, зование позволяет сжать параллельноПреобразователь 3 (13, 14, 20,. 21, поступающую информацию в ш=И/1 од Б22) кода второй ступени содержит раз, где М - число разрядов одинако(фиг.5) первый, третий элементы И 33 10 вого веса, Например, при И=1024и 34, второй, четвертый сумматоры 35, информация считается в ш =100 раз.36 по модулю два, второй элемент И 37,первый сумматор 38 по модулю два, П р и м е р, Пусть на входы 1 -11 Учетвертый элемент И 39, третий и 11 - 1 З преобразователей 2 , 2 по 1 ф 4пятый сумматоры 40 и 41 по модулю 15 ступают единичные разряды одного ведва. са, а на остальные входы преобразоУстройство работает следующим вателей 21- 24 - нулевые разряды.образом, Тогда на выходах узлов 10 10В основу устройства положен ал- преобразователей 21,. 24 формируетсягоритм быстрого преобразования ко код:С- 1 С 11 1 С19 С 114 1)С 0 С г Ор С Рл О С 14 0 С 1 1С 411 1 С 41 д 1 С 411, 1 ю С 414. У 45 РС 4 а О С 4 ЯГое С 4 Яэ О С 44 О С 4 аГ 1Па выходах узлов 11, - 11. преобразователей 2 24 формируется кодС .1 - 1, 11 .=О, С 11 =О, С 114=0, С 1=0,С 11 =1, С 1=0, С И 9 =О, Ц 4=0,: С 1-0,С 11 1 С 1 0 С 1 з 0 С 134 0 С 1 з 0С 41 - 1 У С 14 - ОУ С 143 0 У С 144-ОУ 14 РС - 1, С 1-0, С 1 КЗ - О, С 1 ГО, С 1 ГО,=О,444 0 С 444 - 0 С 44-04 53-0С 44 0 С 4=0,большой разрядности с высокой скоростью за счет распараллеливания процесса преобразования,С =1, С=О, СС 41.С 420 СГ 4-1=1, с 4 з=о,С 441=1, С,=о, СС 4 К=1, С 4.=0, СНа выходах преобразователей 24 924 формируется код:С 11 - 1, С 1 1, С 1 =1, С,4 1, С.Ц =1,С 1=0, С,-,=о, С=.О, С=О,С 41 1 С 4 1С 4 1С 44 1С 45С =0 С,-о, С,-О, СО.Преобразователи 3 (13 14, 20,21, 22) кода второй ступени (фиг.5)реализуют функцию вида 11= Х 1 ХХО+Х 41= (Х,9 Х) (Хз ЗХ 4) 0 (Х 1 Х 9 ХЗХ 4)т = ХХ Х ХКодовая комбинация с выходов преобразователей 2 обрабатывается в преобразователях 3, сумматорах 4-8,на выходах 9, - 9, устройства формируется код:С 1=0, С =1, С =1, С =1, С=1, С 4=0,С 1 Ор С 0 у Сз 01 С 1 р Оу С 11 0Таким образом, устройство осущест,вляет преобразование входного кодаФормула изобретения1,устройство для преобразованиядвоичного равновесного кода в двоичный позиционный код, содержащее первый и второй полусумматоры, выходы суммы которых являются соответственно Первым и вторым выходами устройства, первую группу из семи и вторуюгруппу из шести одноразрядных сумматоров, выход переноса каждого предыдущего одноразрядного сумматора второй группы, кроме шестого сумматора, соединен с первым входом каждого последующего одноразрядного сумматора этой группы, выход суммы первого од - норазрядного сумматора первой группы соединен с первым входом второго поразавания када, соединены с одноименными входами шифратора, выходы которого, первый вьхад первага учла преобразования кода и последний выход пятого узла преобразования кода второй группы являются выходами преобразователя кода первой ступени,З,Устройства па п.2, а т ли ч а ю щ е е с я тем, чта узел преобразования кода содержит первую и вторую группы блоков преобразования када, блок преобразования када, коммутатор и сумматор па модулю два, первые - третьи выходы первого - четвертого блоков преобразования кода первой группы соединены с соответствующими первым - четвертым входами соответствующих первого - третьего блоков преобразования кода второй группы, первые выходы которых соответственна являются первым выходам узла преобразования кода, соединены с первыми входами полу. сумматора и блока преобразования кода, вторые выходы соединены соответственно с вторыми входами палусумматара, блока преобразования кода и первым входом сумматора по модулю два, третьи вьгхады соответственна соединены с третьим входом блока преобразования кода, вторым 5 15 з 7 б лусумматора, выход переноса которого соединен с первым входом первого одноразрядного сумматора второй группы, выходы суммы второго - шестого одноразрядных сумматоров первой группы5 соединены с вторыми входами соответственно первого - пятого одноразрядных сумматоров второй группы, выходы суммы пятого и шестого одноразрядных сумматоров второй группы являются соответственно третьим и четвертым выходами устройства, о т л и ч а.ю - щ е е с я тем, что, с целью расширения области применения за счет 15 увеличения разрядности устройства, в него введены сумматор па модулю два, преобразователи кода первой ступени, преобразователи кода второй ступени, входы преобразователей ка О да первой ступени являются входами устройства, первые - девятые выходы первого - четвертого преобразователей кода соединены с соответствующими первыми - четвертыми вхсдами рдно именных первого - девятого преобразователей кода второй ступени, первые выходы первого - седьмого преобразователей кода второй ступени соединены с первыми входами одноименных одноразрядных сумматоров первой группы, первые выходы восьмого и девятого преобразователей кода второй ступени соединены соответственно с первым и вторым входами сумматора по35 модулю два, вторые выходы второго- восьмого преобразователей кода второй ступени соединены с вторыми входами соответствующих первого - седьмого одноразрядных сумматоров первой группы, второй выход девятого преобразователя кода второй ступени соединен с третьим входом седьмого одноразрядного сумматора первой группы, выходы переноса и суммы которого 45 соединены соответственно с третьим входом сумматора по модулю два и вторым входом шестого одноразрядного сумматора, выход переноса которого соединен с четвертым входом сумматора по модулю два, третьи выходы третьего - восьмого преобразователей кода второй ступени соединены с третьими входами соответствующих первого - шестсгго одноразрядных сумматоров пер вой группы, выходы переноса которых соединены с третьими входами собтветствующих первого - шестого одноразрядных сумматоров второй группы, второй 846выход первого блока преобразованиякада и третий выход второго преобразователя кода второй ступени соединены соответственно с первым и вторымвходами первого палусумматара, выходпереноса которого соединен с вторымвходом второго полусуммагара, третиевыходы первого, девятого преобразователя кода второй ступени, выходысуммы пергого - четвертого одноразрядных сумматоров второй группы ивыход сумматора па модулю два являются соответственна пягым - ад 1 шнадцатым- выходами устройства,2,Уст 1 йство па п,1, а т л ии а ю щ е е с я тем, чта преобразователь кода первой ступени содержитпервую и вторую группы узлов преобразованияия кода и шифратор пе рвы епять 1 е выходы первого - шестпадпатагаузлов преобразования кода первойгруппы соединены с соответствующимипервым - шестнадцатым входами состветствующих первого - пятого узловпреобразования када втааай группы,выходы каторь 1 х, кроме первого выходапервого узла преобразования кода ипоследнего выхода пятого узла преаб 1557684входом сумматора по модулю два и являются пятым выходом узла преобразования кода, выход переноса полусумматора соединен с четвертым входом5блока преобразования кода, входыблоков преобразования кода первойгруппы являются входами узла преобразования кода, выход суммы полусумматора, первый выход блока преобразования кода и ьыход сумматора по модулю два являются соответственно вто-трь 1 м - четвертым выходами узла преоб"разования коца, второй выход блокапреобразования.кода соединен с 5третьим входом сумматора по модулюдва,4,Устройство по п,2, о т л и -ч а ю щ е е с я тем, что шйфраторсодержит полусумматоры, одноразрядные сумматоры, блоки преобразованиякода и сумматор по модулю два, выходпереноса первого полусумматора и выход суммы первого одноразрядного сумматора соединены соответственно с 25первым и вторым входами второго полусумматора, выхоц переноса которогосоединен с первым входом второго одноразрядного сумматора, выход переноса первого одноразрядного сумматора 30и первые выходы первого, второго итретьего блоков преобразования кодасоединены соответственно с вторыми третьим входами второго одноразрядного сумматора и первыми входами третьего и четвертого одноразрядных сумматоров, вторые выходы соединены соответственно с вторыми входами третьего и четвертого одноразрядных сумматоров и с первым входом пятого одноразрядного сумматора, третьи выходысоединены, соответственно,с третьимвходом четвертого одноразрядного сумматоравторым входом пятого одноразрядного сумматора и первым входомсумматора по модулю два, Выходы переноса и суммы третьего полусумматорасоединены соответственно с вторымвходом сумматора по модулю два и,третьим входом пятого одноразрядногосумматора, выход переноса которогосоединен с третьим входом сумматора;по модулю два, выходы переноса второго, третьего и четвертого одноразрядных сумматоров соединены с первымивходами соответственно четвертогополусумматора, шестого и седьмогоодноразрядных сумматоров, выходы суммы третьего, четвертого и пятого одноразрядных сумматоров соединеныс вторыми входами соответственно четвертого полусумматора, шестого иседьмого одноразрядных сумматоров,выход переноса четвертого полусумматора соединен с третьим входом шестого одноразрядного сумматора, выходпереноса которого соединен с третьимвходом седьмого одноразряцного сумматора, выход переноса которого соединен с четвертым входом сумматора помоцулю два, первые и вторые входы пер.вого и третьего полусумматоров, первые, вторые и третьи входы первого,второго и третьего блоков преобразо"вания кода, третий вход третьего одноразрядного сумматора, пятый и шестой входы сумматора по модулю два являются входами шифратора, выходы суммы первого, второго и третьего полусумматоров, второго, шестого и седьмого одноразрядных сумматоров и сумматора по модулю два являются выходами шифратора,5.Устройство по пп.1, 3 и 4, о тл и ч а ю щ е е с я тем, что преобразователь кода второй ступени содержит элементы И и сумматорыпо модулюдва, выход первого элемента И соединен с первыми входами второго элемента И и первого сумматора по модулюдва, выход третьего элемента И соецинен с вторыми входами второго элемента И и первого сумматора по модулюдва, выход второго сумматора по моду:ло два соединен с первыми входамичетвертого элемента И и третьего сум"матора по модулю два, выход четвертого сумматора по.модулю два соединенс вторыми входами третьего сумматорапо модулю дваи четвертого элементаИ, выход которого и выход первого сумматора по модулю два соединены соответственно с первым и вторым входамипятого сумматора по модулю два,одноименные первые и вторые входычетвертого сумматора по модулю дваи третьего элемента И объединенысоответственно и являются соответственно первым и вторым входами преобразователя кода второй ступени, одноименные. первые и вторые входы первого элемента И и второго сумматорапо модулю два объединены соответственно и являются соответственно третьими четвертым входами преобарзователякода второй ступени, выходы третьегои пятого сумматоров по модулю два и) 551684второго элемента И являются соответ- кодами преобразователя кодл нтр й ственно первым, вторым н третьим вы- ступени,15578 тор О.Ципле Спесивых Редакт ж б 55 одписно Заказ 724ВНИИПИ Государст енно-издательский комбннат "11 атент", г. Ужгород,Гагарина, 10 роизвопс Х Х Составитель М.НикуйенкоТехред А,Кравчук нного комитета по изобретениям и открытиям при ГКНТ С3035, Москва, Ж, Раушская наб д, 4/5