Преобразователь кода

(51)5 Н 03 М 13/1 АНИЕ ИЗОБРЕТЕНИЯ рско-техи Винницченко СССР 1986 вычить ис ЬЫ ОСУДАРСТВЕННЬЙ НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР(/1) Специальное конструктонологическое бюро "Модуль"кий политехнический институ(57) Изобретение относитсялительной технике и может б пользовано для преобразования двоичного кода в равновесную форму кода,с иррациональным отрицательным основанием. Белью изобретения является ивыщение достоверности преобразованияПреобразователь содержит коммутаторсумматор 2, блок 3 памяти, блок 4сравнения, регистр 5, элемент НЕ 6,счетчик 7; блок 8 контроля равновесной формы, информационные входы 9,первый и второй установочные входы 10и 11, тактовый вход 2 преобразователя, информационные выходы 13 иконтрольный выход 14, 3 з.п, ф-лы,7 ил 2 табл, 1557685Изобретение относится к вычислительной технике и может быть использовано для преобразования двоичногокода в равновесную форму кода с иррациональным отрицательным основанием,Целью изобретения является повышение достоверности преобразования,На фиг.1 приведена схема преобразователя," на фиг,2 - схема блока па"мяти; на фиг.З - схема блока сравнения; на фиг,4 - схема регистра;на фиг.5 - схема блока контроля равновесной формы; .на фиг.6 " алгоритмпреобразования; на фиг.7 - временныедиаграммы изменения сигналов,Преобразователь содержит коммута-,тор 1, сумматор 2, блок 3 памяти, блок4 сравнения, регистр 5, элемент НЕ 6,счетчик 7, блок 3 контроля равновесной формы, информационные входы 9,первый и второй установочные входы10 и 11, тактовый вход 12 преобразователя, информационные выходы 13 иконтрольный выход 14 преобразователя, 25Блок 3 памяти содержит коммутатор15 и элемент 16 постоянной памяти,первый - третий входы 17-19, четвертый входы 20, тактовый вход 21, выходы 22.блока, Блок 4 сравнения содержит элементы ИЛИ-НЕ 23 и 24, элемент 25 сравнения, сумматоры 26 и27 по модулю два, элемент 28 постоянной памяти, триггер 29 первые 30 ивторые 31 входы блока, тактовыйвход 32 и вход 33 сброса блока, первый - третий вЬходы 34 - 36,Регистр 5 содержит первый и второй регистры 37 и 38 сдвига, первыйи второй входы 39 и 40, тактовыйвход 41, выходы 42. Блок 8 контроля содержит первый -четвертый элементы И 43-46, первыйи второй счетчики 47 и 48, элемент49 задержки, сумматор 50, элемент 51сравнения с константой, первый - третий входы 52-54, тактовые 55 и 56 иустановочный 57 входы, выход 58,Преобразователь работает следую"щим образом.50По.приходу первого установочногосигнала (Т 1) в нулевое состояниеустановится сумматор 2, По приходувторого установочного сигнала (Т 2)в нулевое состояние установится счет 55чик 7 и триггер 29 блока 4 сравнения,по этому же сигналу на выходе коммутатора 1 появится. информация с первойгруппы входов коммутатора 1, т,е,входная кодовая посылка, котораяпоступит также на соответствующие информационные входы сумматора 2 и поприходу первого тактирующего сигнала(ТИ) данная информация запишетсяв сумматор 2 и поступит на первуюгруппу входов (А) элемента 25 сравнения блока 4, на выходе коммутатора15 блока 3 появится информация третьего (а ) и первого (а ) входов коммутатора 15, блока 3 (в данном случае00), которая поступит соответственнона первый и второй адресные входыэлемента 16 постоянной па:яти, натретий ,.(2+1)-ое, где 1 - количество информационных выходов счетчика 7, поступят тоже нули, а на старший (3+1)-й вход элемента 16 постоянной памяти, который соединен с вхс.ом12 преобразователя, поступит "1",где по данному адресу в элементе. 16"зашит" вес,. (см, фиг,6 и табл,1для 1=10), Данный вес (-Ч, ) поступает на вторую группу входов (В) эле=мента 25 сравнения блока 4,Старшие разряды А и В, которыеявляются знаковыми, соответственновходной кодовой посылки А (11)с выходной шины. сумматора 2 и кодовойпосылки В (11 с) (вес -с, ) с выходной шины блока 3 поступают на первыйи второй входы сумматора 27 по шой 2причем знаковый разряд А 1 входнойкодовой посылки А 1.11 с 1 с выходнойшины сумматора 2 поступает также напервый вход второго элемента ИЛИ-НЕ24 и входная кодовая посылка А(,1(Е) (без знакового разряда )поступает также на группу входовэлемента ИЛИ-НЕ 23, ЭлементамиИЛИ-НЕ 23 и 24 осуществляется проверка на неравенство нулю входной кодовой посылки А, 1.,1 с 1, т.е. проверяется условие АО (см.фиг.6). ЕслиАО, т.е, входная кодовая посылкабольше нуля, то на выходе элементаИЛИ-НЕ 24 появляется "1"На выходе сумматора 26 по шод 2формируется единичный сигнал, еслиАВ., т.е. входная кодовая посылкаА 1.11 с больше соответствующеговеса кода ИОО (кодовая посылкаВ11 с 1). В зависимости от сигналовна выходах элемента ИЛИ-НЕ 24 и сумматора 26 по шод 2, которые поступают соответственно на третий и второйадресные входы элемента 28 постоянной памяти блока 4, а также информа85сумматора 50, на к .тором происходитформирование суммы единиц внходнойкоцовой посылки,По тактирующему сигналу ТИ триггер29 блока 4 примет значение третьеговыхода элемента 28 (см,фиг.З), изменится также информация на младшихадресных входах элемента 16 блока 3(см.фиг.2), на которые через коммутатор 15 поступят значения а и а1разрядов выходного кода,Изменится также информация настаршем адресном входе элемента 16и по вновь сформированному адресупоменяется информация на его выходе(см. табл.1), Данная информация поступит через коммутатор 1 на вход сумматора 2,По прихоцу следующего трактирующего импульса на сумматоре .2 произойдет сложение содержимого сумматора2 с информацией на его входах, поступившей из элемента 16 на предыдущемтакте преобразования,Сформированная промежуточная сумма (вместо входной кодовой посылкина первом такте преобразования) поступит на первую группу входов блока 4,счетчик 7 изменит свое состояние 5 15576ции на выходе триггера 29 блока 4,которая поступает на первый адресныйвход элемента 28 постояиной памятиблока 4, на выходе элемента 28 формируется трехразрядный код, соответст 5вующий двум разрядам выходного кодаа; и а, сигнал а устанавливающии триггер 29 в нулевое или единичное состояние в зависимости от того,в какой ветви алгоритма находитсяпреобразователь на данном шаге преобразования (см, фиг,б и табл.2принятых решений)В табл.1 представлены двоичные 15эквиваленты весов Фибоначи с иррациональными отрицательными основаниями,Тактирующий сигнал и второй сигналустановки поступают на элемент И 45,20на выходе которого формируется короткий импульс Т (см,фиг,5 и 7), который поступает на установочные входы первого 47 и второго 48 счетчикови устанавливает их в нулевое состояние,Тактирующим импульсом ТИ происходит запись сформированных двух разрядов а. и а выходного кода в регистр 5, причем а; записывается в 30сдвиговый регистр 37 регистра 5, аа, записывается в сдвиговый регистр1.1Зб регистра 5.Сигнал с первого выхоца блока 4(разряд а . выходной кодовой посылки)- 35вместе с тактирующим сигналом ТИ поступают на первый элемент И 43блока 8 (см, фиг,5).Сигнал с второго выхода блока 4(разряд а;, выходной кодовой посылки) вместе с тактируюшим сигналомТИ поступают на второй элемент И 44блока 8,Таким образом, по приходу тактирующего сигнала ТИ первый счетчик 47 45будет подсчитывать количество единица, разрядов, а второй счетчик 48 количество единиц а;, разрядов выходной кодовой посылки. Если разрядностьвыходной кодовой посылки равна ш, 5 рто счетчики 47 и 48 должны считатьшах до а=ш/2, так как число единицравно числу нулей в равновесной фориекода с иррациональными отрицательными основаниями (ИОО).55Выходы первого счетчика 47 поступают на первую группу входов сумматора 50, а выходы второго счетчика 48соединены с второй группой входов на единицу,На первый и второй ацресные входыэлемента 16 через коммутатор 15 пОступит соответственно информация аа , На третьи адресные входы элемента 16 поступит информация соответствующих выходов счетчика 7, На старшийадресный вход элемента 16 поступитсигнал с тактирующего входа (см,фиг,2). По сформированному новому ад-ресу произойдет выборка очередноговеса кода ИОО (см, табл.1), которыйпоступит на вторую группу входов блока 4. Далее процесс преобразованияповторится, как и в первом такте преобразования,Если разрядность выходной кодовойпосылки равна ш, то необходимо а/2тактов преобразования, так как накаждом такте преобразования формируется два разряда а и а . выходной1кодовой посылки, поэтому счетчик 7должен считать до а=ш/2, Тогда разрядность счетчика 7 определяется поформуле 131 о 8( )1Таким образом, по приходу последнего, тактирующего импульса ТИ с входа 11 счетчик 7 примет значение ш/2и на его выходе переполнения появится сигнал переполнения Т (см.фиг.7),которь.й вместе с тактирующим сигналомТИ поступают на входы четвертого элемента И 46 блока 8 (см,фиг,5), На5выходе четвертого элемента И 4 б появ."ляется сигнал разрешения Тр(см,фиг,7), который задерживается элементом 49. задержки на время, необходимое для срабатывания первого 47 ивторого 48 счетчиков и сумматора 50(см. Фиг,5), на котором сформируетсясумма, равная количеству единиц и ввыходном сформированном коде ИОО,Если 15преобразование осуществлено верно,т,е. получена равновесная Форма кода.ИОО, то количество единиц в полученной кодовой посылке равно а=ш/2.Таким образом, по окончании преобразования на выходе сумматора 50будет двоичный коц числа а=ш/2, который поступает на информационные входыэлемента 51 и по приходу разрешающегосигнала Т (см, Фиг,7) на его управляющий вход на выходе блока 8 появится единица, которая свидетельствуето том, что получена равновесная формавыходной кодовой посылки с иррациональными отрицательными основаниями, 30В случае, если в выходном кодеколичество единиц не равно а=ш/2, топоступающий с сумматора 50 на информационные входы элемента 51 сигналвызовет появление нулевого сигналана его выходе, что свидетельствуето нарушении равновесной формы кодаИОО,По окончании преобразования результат преобразования находится в регист ре 5, причем четные разряды (а .) выходной кодовой посылки записаны всдвиговый регистр 37 регистра 5, анечетные разряды (а; ) выходной-кодовой посылки записаны в сдвиговый 45регистр 38 регистра 5,Формула из.обретения1,Преобразователь кода, содержащий коммутатор, первые входы которого являются соответствующими информационными входами преобразователя, регистр, блок памяти, выходы которого соединены с первыми информационными входами блока сравнения,. счетчик и элемент НЕ, о т л и ч а ю щ и й - . с я тем, что, с целью повышения достоверности преобразования, в него введен блок контроля равновесной формы, выходьк,блока памяти соединеныс соответствующими вторыми входамикоммутатора, выходы которого соединены с информационными входами сумматора, выходы которого соединены свторыми информационными входами блока сравнения, первый и второй выходыблока сравнения соединены соответственно с одноименными входами регистра, блока памяти и блока контроля равновесной формы, третий выход блокасравнения соединен с третьим входомблока памяти, первые выходы счетчикасоединены с четвертыми входаюи бло"ка памяти, второй выход счетчика соединен с третьим входом блокаконтроля равновесной формы, тактовыевходы сумматора, блока сравнения,блока памяти, счетчика, первый тактовый вход блока контроля равновесной формы и вход элемента НЕ объединены и являются тактовым входом преобразователя, установочный вход сумматора и объединенные установочныевходы блока сравнения, блока контроля равновесной формы, счетчика и третий вход коммутатора являются соответственно первым и вторым установочными входами преобразователя, выходэлемента НЕ соединен с третьим входом регистра и вторым тактовым входом блока контроля равновесной формы,выходы которых являются соответственно информационными выходами и контрольным выходом преобразователя,2.Преобразователь по п,1, о т л и ч а ю щ и й с я тем, что блок памяти содержит элемент постоянной памяти и коммутатор, выходы которого соединены соответственно с первым ивторым адресными входами элементапостоянной памяти, первый вход коммутатора соединен с шиной логическогонуля, второй - четвертый входы коммутатора являются соответственно первым - третьим входами блока памяти,третьи адресные вхОды элемента ловстоянной памяти являются четвертымивходами блока постоянной памяти,пятый вход коммутатора объединен с адресным входом старшего разряда элемента постоянной памяти и являетсятактовым входом блока памяти, выходыэлемента постоянной памяти являются соответствующими выходами блокапамяти,входами соответственно первого и второго счетчиков, выходы которых соединены с входами соответственно первого и второго слагаемого сумматора,выходы которого соединены с соответствующими информационными входами элемента сравнения с константой выходтретьего элгмента И соединен с установочными входами счетчиков, выходчетвертого элемента И соединен черезэлемент задержки с управляющим входомэлемента сравнения с константой, выход которого является выходом блокаконтроля равновесной формы, первыевходы первого, второго и четвертогоэлементов И являются соответственнопервым - третьим входом блока контроля равновесной формы, первый входтретьего элемента И является первымтактовым входом блока контроля равновесной формы, объединенные вторыевходы первого, второго и четвертогоэлементов И являются вторым тактовымвходом блока контроля равновеснойформы, второй вход третьего элементаИ является установочным входом блокаконтроля равновесной формы,Таблица 1 Адрес ПЗУ 24 Текущеезначение 2 2 2 2 2"2 веса Выходы ПЗУ 24 26 2124 зэ 2212 ь 0010101 011110 1110011 0000000 0001000 111001.1 1111011 0000000 00000 1 1 111011 1111109 15576З.Преобразователь по и.1, о т л и ч а ю щ и й с я тем, что блок срав - нения содержит элемент сравнения, сумматоры по модулю два, элементы ИЛИ-НЕ, элемент постоянной памяти, и5 триггер, выходы элемента сравнЕния и первого сумматора по модулю два соединены с соответствующими входами второго сумматора по модулю два, выход которого соединен с адресным входом третьего разряда элемента постоян ной памяти, выход первого элемента ИЛИ-НЕ соединен с первьм входом второго элемента ИЛИ-НЕ, выход которого соединен с адресным входом второго разряда элемента постоянной памяти, вход старшего разряда первых входов элемента сравнения и входы остальных разрядов, объединенные с одноименны ми входами первого элемента ИЛИ-НЕ, являются соответствующими первыми входами блока сравнения,.вторые входы элемента сравнения являются вторыми входами блока сравнения, первый 25 вход первого сумматора по модулю два и второй вход второго элемента ИЛИ-НЕ объединены с входом старшего разряда первых входов элемента сравнения, второй вход первого суммато ра по модулю два объединен с входом старшего разряда вторых входов элемента сравнения, тактовый вход и вход сброса триггера являются соответственно тактовым входом и входом сбро 35 са блока сравнения, первый и второй выходы элемента постоянной памяти являются соответственно ерзым и вторым выходом блока сравнения, тре, тий выход элемента постоянной памяти 000000 0 О0 0 0 0 0 1 - чей+21000010 -Ч-З 4ОООО 11 -Ч,-13000100 О 0000101 -Ф 80 0 О 1 1 О - -13000111 -65001000 . 0 0О О 1 О О 1 - 6+3О О 1 О 1 О - ц)1-51,0010 1 1 Осоединен, с информационным входом триггера, выход которого соединен с адресным вхолом первого разряда элемента постоянной памяти и является третьим выходом блока сравнения,4.Преобразователь по п,1, о т л и и а ю щ и й с я тем, что блок контроля равновесной формы содержит счетчики, суьяатор, элемент сравнения с константой, элемент задержки и элементы И, выходы первого и второго элементов И соединены со счетными1557685 .1 родоякение табл. 1 Текущееэначение Выходы ПЗУ 24 6 2524332122 о веса 0 0Ц +1юФ-10 0- 1у ц,+21Ц+8Ч Ю,+3с,-213Ц,О Таблица 2 Адрес элемента 28 Выходы 28 2 о 2 2 2 а тг4 АВ АО Вых. г 31 1 1 0 0 1 0 О 0 Адрес ПЗУ 24 2 к 22 В 222 о О О 1 1 О О О О 1 1 О 1 001110 00 1111 010000 010001 010010 010011 100000 100001 100 1 ОО90101 1 01 0 0 0 101001 101100 101101 11 0000 000 000 111 111 000 000 111 111 0011 1 000 111 000 111 000 1 1 000 0000 0001 1110 1111 ОООО 0000 1111 111 0101 0011 1000 1011 0011, 1110 0001 1111 00001557685 Составитель О.Неплодактор О,Спесивых ТехредА.Кравчук Корректрр О Заказ 72 Тирам 66 дписное изводственно-издательский комбинат "Патент", г. У ду ул ари 5 ф/ю И Государственного комитет113035, Иосква по изобретениям и открытиям при