Многоканальное устройство передачи и приема асинхронных цифровых сигналов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 19) 01 4 3 3/02 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯМПРИ ГННТ СССР ОБРЕТЕНИЯ А ВТОРСНОМУ СВИ 124-09 90. Бюл.13ский политехничесАнтанаса Снечкусаергждис, Ю.Д.Исаки Г.В.Чинчикас95.44(088.8)кое свидетельствол. Н 04 .Т 302, 1 и инвф СССР78. ЬНОЕ УСТРОЙСТВО ПЕРЕСИНХРОННЬй ЦИФРОВЫХ(57) Изобрететехнике и свяповышение проэтого многокадачи и приема ится к радиоизобретенияпособности.Длстр-во переных цифровых и. Цельускной альноеасинхро Изобретен тносится к радиои может быть испольехнике и связи овано в многок ых сисинальныхнформтакж и передачи пч вводом, фровых се ью изобре тема ронн в интеграль и в я повы" ения явля иост пропускнои спосо фиг.1-2 представ ектрическая схем шени уктурющей на ер ая э оиства пеального уса асинхронна фиг3 асти многока гх цифрото же, приго устройинхронных редачи и приемвых сигналов;емной части мнства передачицифровых сигнаУстройствостороне мульти огоканально и приема ас лов.содержит на плексор 1 а ый мультипл передающе инхронных ксор 2 та игналов, перв(72) Ю,А,Гв А.А.Каяцка (53) 6213 (56) Автор690638,сигналов содержит на передающеи стороне мультиплексор асинхронных сигналов, два мультиплексора тактовыхсигналов, блок разрежения записи,коммутатор адресов, блок памяти, определитель команд стаффинга, блок,объединения, мультиплексор служебныхсигналов, г-р синхросигналов, формирователь (Ф) адресов записи, Ф микроцикла, ф конвертаи канальных интервалов, Ф адресов считывания, фазовый детектор и Ф команд стаффинга,а на приемной .стороне определительфланга и канальных интервалов, определитель цикловой и сверхцикловойсинхронизации, ф разрядов канальныхинтервалов и микротактов и блокивосстановления информационных сигналов, 3 ил. товых сигналов, бл 3 разрежения записи, коммутатор 4 дресов, блок 5 памяти, содержащий блок 6 памяти асинхронных потоков и блок 7 памятичразностей фаз, определитель 8 команд стаффинга, блок 9 объединения, мультиплексор 10 спужебных сигналов, второй мультиплексор 11 тактовых сигналов, генератор 12 синхросигналов, формирователи адресов записи 13, микроцикла 14, конверта и канальных интервалов 15, адресов считывания 16, фазовый детектор 17 и формирователь 18 команд стаффинга, а на приемной стороне определитель 19 флага и канальных интервалов, определитель 20 цикловой и сверхцикловой синхронизации, формирователь 21 разрядов канальных интервалов и микротактов иблоки 22 восстановления информационных сигналов, каждый из которыхсодержит формирователь 23 конверта,приемник 24 команд стаффинга, блок25 фазовой автоподстройки, формирователь 26 сигнала записи и адресов,блок 27 памяти и коммутатор 28 адресов считывания.Иногоканальное устройство передачи и приема асинхронных цифровых сиг.налов работает следующим образом.На входы мультиплексора 1 поступают пятнадцать канальных асинхронныхцифрОВых потокОВ с номинальными ско 15ростями 2,4 кбит/с, а на входы первого мультиплексора 2 поступают сигналй тактовых частот этих асинхронныхпотоков. С помощью мультиплексора1 и первого мультиплексора 2 осуществляется стробирование этих сигна;лов частотой, равной 64 кГц, т.е.каждый асинхронный поток стробируется частотой, равной 4 кГц. Адресные сигналы стробирования подаются 25на синхронизирующие входы мультиплексора 1 и первого мультиплексора 2с первых выходов генератора 12. Свыхода мультиплексора стробированныйсигнал поступает на вход блока б,входящего в состав блока 5, но запись в него будет производиться только при наличии сигнала разрешениязаписи, который формируется блоком3. С выхода первого мультиплексора352 стробированный сигнал поступаетна второй вход блока 3, с помощью .которого формируется сигнал разрешения записи, задержанный на одинтакт. В результате такого выбора фор Омирования сигнала разрешения записипредотвращается возможность двухкратной записи одного и того же элемента входного асинхронного потока,таккак частота стробирования выше тактовой частоты асинхронного потока.При сформированном сигнале записи запись информации будет возможна толь 1,ко при поступлении управляющих сигналов на вход блока 3 с выхода формирователя 14 микроцикла, которые определяют необходимое временное положение согласно структуре канальногоконверта, Чтобы информация была записана в блок 6 памяти асинхронных55потоков, в нее через коммутатор 4 адресов подключаются адреса записи свыхода формирователя 13 адресов запи.си. Считывание информации из блока 6 производится при подаче адресов считывания с выхода Формирователя 16 на коммутатор 4. Процессом выдачи адресов считывания и записи информации в блок 6 управляет формирователь 14 через свои выходы, а также сигнал второго выхода блока 3, который подается на второй вход формирователя 13. Формирователь 14 разделяет моменты обращения в блок 6 при записи и считывании информации. Второй мультиплексор 11 мультиплексирует тактовые сигналы асинхронных потоков, которые поочередно подключаются к входу фазового детектора 17, а на другой вход Фазового детектора 17 подается тактовый сигнал с частотой 2,4 кГц синхронного потока с выхода генератора 12. Сюда также подается частота заполнения 512 кГц с выхода генератора 12.Работа фазового детектора 17 управляется сигналом блока 9. Полученная разность фаз в цифровом виде с выхода Фазового детектора 17 подаетсяна вход блока 7 в составе блока 5, где хранится для каждого асинхронного цифрового потока отдельно. Считывание разностей фаз производится в момент 8-го байта. Процессом считывания управляют сигналы, поступающие на соответствующие входы блока 7 с генератора 12, формирователя 15 и формирователя 14.Для выравнивания скоростей асинхроных цифровых потоков с синхронным цифровым потоком применяется методом стаффинга. Для этого введен определитель 8, на третий вход которого поступают адреса записи с выхода формирователя 13, а на первый вход подаются адреса считывания с выхода формирователя 16.Работа определителя 8 управляется также сигналами генератора 12, которые подаются на синхронизирующий вход определителя 8, а также выходным сигналом Формирователя 14:Аск = А АсцВыходной сигнал определителя 8 управляет работой формирователя 16. Этот же сигнал подается на третий вход формирователя, 18, который формирует определенную команду стаффинга. Выходной сигнал определителя 8, поступающий на формирователь 16, раз55886 5 15решает дополнительное считываниеили запрещает считывание информации с блока 6, управляя процессомФормирования адресов считывания.Работа формирователя 18 управляетсятакже сигналами, поступающими на егосинхрониэирующий вход от генератора12, от формирователя 15.Мультиплексор 10 обеспечиваетввод сигналов управления взаимодействия цикловой и сверхцикловой синхронизации.Формирователь 15 вырабатываетнеобходимые сигналы для работы всехузлов, связанных с ним, по поступающему сигналу на его вход от генератора 12 и сигналу определителя 8.Генератор 12 предназначен для Формирования всех сигналов, которымиобеспечиваются блоки устройства сопряжения и разъединения. Он синхронизируется от системы связи или коммутационного узла частотой 8 кГц.К нему поступают сигналы управленияот приемной части устройства.Выходные сигналы блока 6 мультиплексора 10, блока 7 и Формирователя 18 поступают на входы блока 9, навыходе которого получают синхронныйгрупповой поток, скорость передачикоторого равна 64 кГц.Синхронный групповой поток, поступающий с выхода системы связи навход приемной стороны устройства сопряжения,. должен быть разделен на15 асинхронных потоков с номинальными скоростями передачи 2,4 кбит/си с заданной точностью, также необходимо выделить сигналы управления -взаимодействия каждого асинхронногоцифрового потока,Синхронный цифровой поток с выхода канала связи параллельно поступает на определитель 19, определитель 20 и блоки 22. В свою очередь,в блоках 22 поток попадает на блок27. Согласно структуре циклового синхросигнала и сверхциклового синхросигнала с помощью определителя 20происходит обнаружение этих сигналов и корректируется фаза сигналовгенератора 12, предназначенных дляприемной части, вырабатывается сигнал разрешения поискафлагов определителю 19. Определитель 19 также выдает на выход сигналы управлениявзаимодействия. Он является общимузлом для всех каналов. После обна 10 15 20 25 30 35 40 45 50 ружения флагов определитель 19 выдает на формирователь 23 всех блоков 122 разрешающий сигнал Формирования структуры конвертов отдельно для каждого асинхронного цифрового потока. Определитель 19 осуществляет также и контроль правильности принимаемых конвертов путем обнаружения флагов. Принято, что Флаг обнаружен правильно при трехкратном последовательном его повторении. Потеря флага считается при двухкратном последовательном его необнаружении.-С выходов опрецелителя 19 управляется работа приемников 24 и блоков 25.Согласно структуре конверта в приемнике 24 осуществляется определение и анализ команд стаффинга. Соответствующая команда стаффинга с выхода приемника 24 подается на вход формирователя 26. На основе анализа сигналов приемника 24 и прн наличии управляющих сигналов соответствующего канала на вторых входах от формирователя 23 и других сигналов от формирователя 21 и блока 25 формирователь 26. формирует адреса записи и сигнал управления блоку 27, Блок 28 Формирует адреса считывания информации с блока 27, которые подаются через коммутатор 28 управляемым сигналом Формирователя 26. Считывание информации иэ блока 27 осуществляется с приоритетом над процессом за"- писи.Формирователь 21 вырабатывает управляющие сигналы, временное положение которых соответствует структуре канального конверта и они подаются на определитель 19, блок 25, приемник 24, формирователь 26.Блок 25 предназначен для формирования сигналов тактовых частот каждого асинхронного потока. Его частота подстраивается согласно принято" му коду разности фаз для каждого асинхронного потока,Формула и э о б р е т е н и я Многоканальное устройство передачи и приема асинхронных цифровых сигналов, содержащее на передающей стороне Формирователь команд стаффинга и.последовательно соединенные фазовый детектор и блок памяти, а на приемной стороне бпоки восстановления20 информационных сигналов, каждый из которых содержит приемник команд стаффинга и блок фазовой автоподстройки, первые входы которых объединены и являются первым входом блока восстановления цифровых сигналов, содержащее также блок памяти, о т л и ч а ю щ е е с я тем, что, с церью повышения пропускной способности, на передающей стороне введены мультиплексор асинхронных сигналов,первый и второй мультиплексоры тактовых сигналов, блок разрешения записи, коммутатор адресов, определитель команд стаффинга, блок объединения, мультиплексор служебных сигналов, генератор синхросигналов,формирователь адресов записи, формирователь микроцикла, формирователь конверта и канальных интервалов и формирователь адресов считывания, синхрониэирующий вход которого объединен с синхронизирующими входами Формирователя адресов записи, муль типлексора служебных сигналов, формирователя конверта и канальных интервалов первого и второго мультиплексоров тактовых сигналов, формиро. вателя микроцикла, фазового детектора формирователя команд стаффинга, определителя команд стаффинга,блока объединения, мультиплексора асинхронных сигналов, блока разрешения записи и блока памяти и подключен к лер 35 вому выходу генератора синхросигналов, второй выход которого подключен к входу мультиплексора служебных сигналов, выход которого подключен к первому входу блока объеди нения, второй и третий входы которого соединены с первым и вторым выкодами блока памяти, второй и третий входы которого соединены с первыми выходами соответственно формирователя конверта и канальных интервалов и формирователя адресов считывания, второй выход которого подключен к первым входам коммутатора адресов и определителя команд стаффинга, второй вход последнего из которых вместе с четвертым входом блока объединения, первым входом блока разрешения записи, четвертым и пятым входами блока памяти, вторым входом ком"55 мутатора адресов, первым входом формирователя адресов считывания и первым входом формирователя адресов записи, подключен к выходу формирователя микроцикла, вход которого подключен к второму выходу формирователя конверта и канальных интервалов, третий выход которого подключен к первому входу формирователякоманд стаффинга, второй вход которого объединен с вторым входом формирователя адресов считывания и подключен к первому выходу определителя команд стаффинга, второй выходкоторого подключен к входу формирователя конверта и канальных интервалов, четвертый выход которого подключен к третьему входу формирователя адресов считывания, причем выход мультиплексора асинхронных сигналов подключен к шестому входу блока памяти, седьмой вход которого соединен с первым выходом блока разрешения записи, второй выход которого подключен к второму входу формирователя адресов записи, выход которого подключен к третьим входам определителя команд стаффинга и коммутатора адресов, выход последнего нз которых подключен к восьмому входу блока памяти, выход первого мультиплексора тактовых сигналов подключен квторому входу блока разрешения записи, выход второго мультиплексора тактовых сигналов. подклюЧен к первомувходу фазового детектора, второй входкоторого соединен с выходом блокаобъединения, пятый вход которого соединен с выходом формирователя командстаффинга, второй выход генераторасинхросигналов соединен с входоммультиплексора служебных сигналов,при зтом блок памяти содержит блокпамяти асинхронных потоков и блок памяти разностей фаз, синхронизирующие входы которых объединены и являются синхронизирующим входом блока памяти,первым, вторым и четвертым входамикоторого являются первый, второй итретий входы блока памяти разностейфаз, выход которого является вторымвыходом блока памяти, первым выходомкоторого является выход блока памяти асинхронных потоков, пять входовкоторого являются соответственно третьим, пятым, шестым, седьмым и восьмым входами блока памяти, а на приемной стороне введены определительФлагов и канальных интервалов,определитель цикловой и сверхцикловойсинхронизации и формирователь разрядов канальных интервалов и микро9 15558 тактов, первый выход которого подключен к первому входу определителя флагов и канальных интервалов, синхронизирующий вход которого объединен с синхронизирующими входами всех .5 блоков восстановления информационных сигналов определителя цикловой и сверхцикловой синхронизаций и формирователя разрядов канальных интервалов и микротактов и подключен к первому выходу генератора синхросигналов передающей стороны, к первому и второму входам которого подключены первый и второй выходы определителя цикловой и сверхцикловой синхронизаций, первый вход которого соединен с первым выходом вире- делителя Флагов и канальных интервалов, второй вход которого соеди- Ю нен с третьим выходом определителя цикловой и сверхцикловой синхрони- - .заций, вход группового потока которого объединен с одноименными входами всех блоков восстановления информационных сигналов и определителя -флагов и канальных интервалов, второй вход которого соединен с вторым выходом формирователя разрядов канальных интервалов и микротактов, ЗО третий, четвертый и пятый выходы которого подключены соответственно к объединенным первым, вторым и третьим входам блоков восстановления информационных сигналов, четвертые и объединенные пятые входы которых под" ключены соответственно к вторым и третьему выходам определителя фла 86 10гов и канальных интервалов, причем в каждый блок восстановления информа" ционных сигналов введены последовательно соединенные формирователь конверта, формирователь сигнала записи и адресов и коммутатор адресов считывания, выход которого соединен с первым входом блока памяти, второй вход которого объединен с вторыми входами коммутатора адресов считывания и формирователя сигнала записи и адресов и подключен к выходу блока фазовой автоподстройки, второй вход которого подключен к второму выходу формирователя конверта, третий выход которого через приемник команд стаффннга подключен к третьему входу формирователя сигнала записи и адресов, второй выход которого подключен к объединенным третьим входам коммутатора адресов считывания и блока памяти, четвертый вход которого является входом группового потока блока восстановления информационных сигналов, синхронизирующими входами которого являются одноименные входы формирователя конверта и блока фазовой автоподстройки, третий вход которого является вторым входом блока восстановления информационных сигналов, первым, третьим, четвертым и пятым входами которого являются соответственно четвертый вход формирователя сигнала записи и адресов, третий вход приемника команд стафФинга,вход Формирователя конверта и первый вход приемника команд стаффинга.1555886 Составитель В,Шевцово Техред Л.Кравчук Корректор В.Кабаций едактор Н.Г и ГКНТ ССС ательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 изволственно 8ета по изоба, Ж, Ра аказ 564 Тираж 5 НИИПИ Государственного комит 113035, Москв