Устройство для вычисления логарифма

ОЮЗ СОВЕТСНИХ ОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 19) (11) 1)4 С 06 Р 7/556 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ИЕ ИЗОБРЕТЕНИЯ ОП13ЙЪЛИТЕКА МУ СВИДЕТЕЛЬСТ ВТО.325 (088.8)ков В.Д., Смолоая реализация элв ЦВМ. - Л.: Изд19, 71, рис.21.ович З.Л., Рамаоперации в вычис- Киев: Техника6, рис.51.(57) Изобретение позволяет расширить за счет обеспечения вычисления функций 1 пЕ, где Е=Х+)У - комплексное переменное, класс задач, решаемых устройством, содержащим три регистра, три сумматора, сдвигатель, блок памяти, Для этого в устройство дополнительно введен четвертый регистр, четвертый, пятый, шестой сумматоры, второй сдвигатель, второй блок памяти, элемент ИСКЛ 10 ЧАИЩЕЕ ИЛИ,.обусло- вливающие появление свойства форми,рования аргумента и логарифма модуля Жкомплексного числа, 7 ил.Изобретение относится к вычисли-тельной технике и может бьггь использовано при построении специалиэироВанных ЭВМ.Цель изобретения - расширениеКласса решения задач за счет воэможности вычисления Функции логарифмаот номинального аргумента.На Фиг.1-7 - структурная схема 1 Оустройства для вычисления логарифма.Устройство для вычисления лога-ифма (фиг.1) содержит регистры 1-4,умматоры 5."10, сдвигатели 11 и 12, 15лохи 13 и 14,памяти, элемент ИСКЛ 101 а 10 ЩЕЕ ИЛИ 1 Е, вход 16 оивхроиивадии,ход 17 номера итерации, выход 18егистра 1, вход 19 сумматора 5,ход 20 сднигателя 12, выход 21 ре)истра 2, вход 22 сумматора 6,. вход3 сднигателя 11, выход 24 сумматоравход 25 сумматора 8, выход 26 суматора 6, вход 27 сумматора 9, ныод 28 сумматора 8, нход 29 региста 1, выход 30 сумматора 9, вход 31Регистра 2, выход 32 сдвигателя 11,вход 33 сумматора 6, вход 34 суммагора 8, выход 35 сдвигатепя 12, вход6 сумматора 5, вход 37 сумматора 9, 3 рвыход 38 регистра 3, вход 39 суммато"а 7, выход 40 блока 13 памяти, вход1 сумматора 7, выход 42 сумматоравход 43 регистра 3, выход 44 регистра 4, вход 45 сумматора 10, выеод 46 блока 14 памяти, вход 47 сум 35атора 10, выход 48 сумматора 10,ход 49 регистра 4, входы 50-53 регистров 1-4 входы 54-55 блохов 13 и4)14 памяти; входы 56-59 соответственно сднигателей 11 и 12 и блоков 13И 14 памяти, выход бО регистра 1,входы 61-63 сумматоров 8-10, выход64 регистра 2, вход 65 элементаИСКЛЮЧАЮЩЕЕ ИЛИ 15, выход 66 регист"ра 2, вход 67 элемента ИСКЛЮЧАВШЕЕИЗИ 15, выход 68 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы 69 и 70 сумматоров5 и 6, входы 71 и 72 блоков 13 и 14памяти.Для характеристики работы устройства введены обозначения: Ае, ВЕ,СЕ,Р Е - переменные алгоритма дляобозначеиия соответственно ординаты,абсциссы, логарифма модуля, аргумента вектора на 1-м шаге; Р е 1-1,+1 оператор направления изменения модуля вектора на 1- м шаге алгоритма;Е ЕЕ -1, + 13- оператор направленияизменения аргумента вектора на 1-и шаге алгоритма; 1 - сквозной номер шага от начала вычислений; К - количество разрядов в дробной части числа, количество выполняемых итераций с двойными шагами; (и+2) - разрядность устройства, включая разряд в целой части числа и знаковый,Область определения функции: 1/24 Х с 1, 0 4171 41 74 Х. Область значений функции; -1 п 2 41 п(Х + У ) с 1 пГ 2 О (атсд У/Х)й /4,Устройство реализует следующийалгоритм вычисления функции: 1 п 2-1 п(Х+р)-1 п (Хг+Ю) 4, е"у/Х 1 п(Хгуг) фф+(16) 40 В исходном положении фиг.1) врегистрах находятся следующие данные: в первом регистре 1 - мнимаясоставляющая у комплексного аргумента Е; во втором регистре 2 - дейтвительная составляющая Х комплексного аргумента Е; в третьем регистре 3 - число О; в четвертом регистре 4 - число О, Таким образом, реализованы выражения (1) - (4),Устройство работает циклически,На 1-м шаге на вход 16 устройстваподается синхросигнал, на вход 17 -номер К выполняемой итерации, Приэтом двум синхросигналам соответствует одно значение номера К вьптолняемой итерации, т.е. используютсядвойные шаги итераций в соответствии с выражениями (11) и 12). Подвоздействием синхросигналов и номеров итераций в устройстве развивается вычислительный процесс.Под воздействием каждого синхросигнала реализуется один шаг алгоритма в соответствии с выражениями(5) - (10).30Режимы работы (сложение или вычитание) четвертого 8, пятого 9, шестого 10 сумматоров задает сигнал свыхода 60 знакового разряда первогорегистра 1 - выражение (5). Значение оператора Р направления изменения модуля вектора формируетсяэлементом ИСКЛИЧА 101 ЦЕЕ ИЛИ 15, соединенным входами с выходами знакового64 и старшего 66 разрядов второгорегистра 2. Режимы работы (сложениеили вычитание) первого 5, второго Ьсумматоров задает сигнал с вьг:ода 68элемента ИСКЛ 1)ЧАЮЩЕЕ ИЛИ. Этот жесигнал управляет выбором соответствующей константы в первом 13 и втором14 блоках памяти - выражение (6),Третий сумматор 7 работает в режимесложенияВ соответствии с номером выполняемой итерации в первом 11 и втором5012 сдвигателях выполняется сдвигпредыдущих значений соответственноабсцисс Ви ординаты А вектора наК разрядов вправо, т.е. на выходахпервого 11 и второго 12 сдвигателейформиуются величины соответственноВ 2 и А2 . Предыдущее значениеординаты А, ее приращения Ап 2и В 2 " поступают соответственно изпервого регистра 1, второго 12 и:первого 11 сдвигателей в цепь, состоящую из первого 5 и четвертого 8сумматоров, в результате в четвертомсумматоре 8 Формируется новое значение ординаты вектора А 1, котороеФиксируется в первом регистревыражение (7). Предыдущее значениеабсцисс вектора В ее приращенияВ 2 "и А 2 " поступают соответст-.венно из второго регистра 2, первого11 и второго 12 сдвигателей в цепь,состоящую иэ второго сумматора 6 ипятого сумматора 9, в результате впятом сумматоре 9 формируется новоезначение абсцисс вектора Вкоторое фиксируется во втором регистре 2 - выражение (8).Предыдушее значение логарифмамодуля вектора С и логарифмическаяконстанта -0,5 1 п (1+Р2+2)поступает соответственно из третьегорегистра 3 и первого 13 блока памятив третий сумматор 7, где формируетсяновое значение логарифма модуля вектора С , которое Фиксируется втретьем регистре 3 - выражение (9).Предыдущее значение аргументавектора 1) и арктангенская константа агс 8 (2 /(1+Р о 2 к) поступаетсоответственно из четвертого регистра 4 и второго 14 блока памяти вшестой сумматор 10, где формируетсяновое значение аргумента вектора1), которое Фиксируется в четвертом регистре 4 - выражение -(10).Все итерационные шаги выполняются в устройстве аналогично рассмотренному.После выполнения итераций с двойными шагами в регистрах зафиксированы следующие результаты: в первомрегистре 1 - А-- 0; во второмрегистре 2 - В =1; в третьем1 //регистре 3 - С, = 1 п(Х 2+У у =.=Ее 1 п(Х+1 У); в четвертом регистре5 - Э 1., =агс 8 У/Х=1 в 1 п(Х+,1 У).Таким образом, реализованы выражения (13) - (16),Формула изобретенияУстройство для вычисления логарифма, содержащее с первого по третий регистры, первый сдвигатель, первый блок памяти и с первого по третий сумматоры, причем выход первого ре 143251310 20 30 гистра соединен с входом первогооперанда первого сумматора, выходВторого регистра соединен с входомПервого операнда второго сумматораи информационным входом первогоСдвигателя, выход которого соединенс входом второго операнда второгосумматора, выход третьего регистрасоединен с входом первого операндатретьего сумматора, вход второгооперанда и выход третьего сумматорасоединены соответственно с выходомпервого блока памяти и информацион"ным входом третьего регистра, входсинхронизации устройства соединенс входами разрешения записи с первого по третий регистров и входомразрешения считывания первого блокапамяти, вход номера итерации устройства соединен с входом сдвигапервого сдвигателя и первым адресньм входом первого блока памяти,о т л и ч а ю щ е е с я тем, что, сцелью расширения класса решаемьпзадач за счег возможности вычисления Функции логарифма от номинального аргумента, в него введЕны второй сдвигатель, с четвертого по шестой сумматор, четвертый регистр,второй блок памяти и элемент ИСИП 0 ЧИ)ЩЕЕ ИЛИ, причем выход первогорегистра соединен с информационнымвкодом второго сдвигателя, входсдвига которого соединен с входомномера итерации устройства и первымадресным входом второго блока памяти, второй адресный вход которогосоединен с вторым адресным входом первого блока памяти, выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляющими входами первого и второго сумматоров, выход первого сумматора сое"динен с входом первого операнда четвертого сумматора, вход второго операнда и выход которого соединенысоответственно с выходом первогосдвигателя и информационным входомпервого регистра, выход знаковогоразряда которого соединен с управляющими входами с четвертого по шестой сумматоров, выход второго сдвигателя соединен с входом второго операнда первого сумматора и входом первого операнда пятого сумматора, входвторого операнда и выход пятого сумматора соединены соответственно с выходом второго сумматора и информационным входом второго регистра, выходы знакового и старшего разрядов которого соединены соответственно спервым и вторым входами элементаИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго блокапамяти соединен с входом первогооперанда шестого сумматора, входвторого операнда и выход которогосоединены соответственно с выходоми информационным входом четвертогорегистра, вход разрешения записикоторого соединен с входом синхронизации устройства и входом разрешения считывания второго блока памяти, выход третьего регистра является выходом логарифма модуля комплексного числа, выходом аргументаноминального числа которого является выход четвертого регистра.1432513 Составитель ин рректор ЛЛата едактор Е.Папп Техр юков Производственно-полиграфическое предприятие, г.Ужгород, ул, Проектная, 4 каз 5441/41 Тираж 70 ВНИИПИ Государ по делам из 113035, Москва, ЖПодписноетвенного комитета ССбретений и открытий35, Раушскал наб., д 2 1