Конвейерное вычислительное устройство

(51) 4 Р 77544 РЕТЕНИЯ ТВУ неров летия СССв (ЯЛ) Б. Специ- терационМ.: Радио Р.А,есгцге Го п еча 1 ца 1978, ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ОПИСАНИЕ ИЗ К АВТОРСКОМУ СВИДЕТ(71) Киевский институт инжегражданской авиации им. 60(72) Л.Я.Нагорный, И.А.Жукои Д.Сингх (1 И)(57) Изобретение относится к вычислительной технике и предназначено дляпостроения на его основе специализированных ЦВМ. Цель изобретения - расширение функциональных возможностейза счет возможности вычисления суммпроизведений, Конвейерное вычислительное устройство содержит сумматор1, п вычислительных блоков 3, и блоков 4 коррекции и блок 12 формирования управляющих сигналов. 2 ил.,5 табл.1432512 Изобретение относится к вычислительной технике и предназначено для построения на его основе специализированных ЦВМ.Цель изобретения - расширение функциональных возможностей за счет возможности вычисления сумм произведений.На фиг.1 представлена функциональ О ная схема конвейерного вычислительного устройства на фиг.2 - функцио нальная схема блока коррекции. Конвейерное вычислительное устрой тво (фиг. 1) содержит сумматор 1, ход 2 первого операнда, и вычислиельных блоков 3, где и - разрядность операндов, и блоков 4 коррекции, входвторого операнда, вычислительный 2 О блок содержит регистры 6 и 7, сумматоры-вычитатели 8 и 9, коммутаторы 0 и 11, блок 12 формирования управ" К(ХХг У 1 М " фх +Ку т уг 1Х +г Операция умножения скаляра на скаляр выполняется по унифицированномуалгоритму Волдера по формулам(3)х;: х;.Операция умножения вектора на ска"ляр выполняется по унифицированному що алгоритму Волдера по формуламх;,.=х;+ Е., х, 2,(4) У 1+1 . У 1 Е 1 У, 21 еИзвестно, что при вычислениях спомощью алгоритма Волдера происходитудлинение вектора на величину К ,определяемую соотношениеми+ 2-2)250Таким образом, полученные значенияхи у (после (и"1)-й итерации) вК раэ больше истинных координат вектора после поворота, поэтому необходима коррекция полученных результа 1 1тов, т.е. надо найти х К", у К-,Существуют различные методы ком"пенсации. х+ - .К(х соз (Р + у ахп 9) у К(у,соз Он - х вз.п 9)уО = агсС 89 дде х, у - координаты исходного векторах+, у+ - координаты вектора, повернутого на угол Я)К - коэффициент удлинения вектора.Вычисление выражения (1) в предлагаемом устройстве осуществляется по унифицированному алгоритму Волдера.х- х -.у -2111 1 1 1 В(г)У;+1 = У;+1 х 2 где= +1 - функция, указывающаянаправление поворота, заранее вычислена и хранится в дешифраторе:щ (0,1,2 и) - номер итерации. Отличие алгоритма Волдера от пред". лагаемого унифицированного алгоритма Волдера состоит в том, что алгоритм Волдера предполагает вычислениена каждой итерации, а унифицированный алгоритм Волдера - не на каждой итерации. Значение , вычисляют заранее и хранят в дешифраторе, так как угол поворота векторов заранее известен. ляющих сигналов, вход 13 управления устройства.Блок коррекции (фиг.2) содержит триггеры 14 и 15, регистр 16 делителя, регистр 17 веса, регистр 18 частичного остатка, регистр 19 результата, элементы И 20 и 21, сумматорывычитатели 22-25, шифратор 26, триггер 27.Работу устройства можно пояснить на примере вычисления суммы произведений вектор на вектор, вектор на скаляр, скаляр на скаляр с помощью поворота вектора.Пусть необходимо умножить вектор с координатами х и у на вектор с координатами хи у. Вначале с помощью операции "вектор" определяют угол ГН)= агс 18(у /х ). Затем, выполнив операцию "поворот вектора" на угол с учетом разложения векторов на составляющие, получаютВ предлагаемом устройстве каждый следующий шаг итерации алгоритма Волдеря начинается сразу после получения одной новой цифры результата пос ледовательно с делением его на К, в полуавтономном режиме вычислений. Высокая скорость вычислений в устройстве достигается за счет использова-, ния полуавтономного принципа вычис лений, отличающегося от классического тем, что операция над операндами выполняется одновременно с Формированием разрядов результата выполнения предыдущей операции, Такой принцип 15 вычислений предполагает использование для представления промежуточных результатов избыточной квазиканонической системы счисления.20Устройство работает следующим образом.В первом такте на первые входы блока 3 поступают первые операнды множимого х. На вторые входы блока 3 25 поступают вторые операнды множителя у . Блок 3 осуществляет арифметические операции с операндами по формуле унифицированного алгоритма Волдера. В результате первая циФра полученного произведения передается в блок 4 коррекции, так как при вращении происходит удлинение промежуточного результата внутри блока 3, Результат без удлинения поступает в35 сумматор 1, где запоминается. Во втором такте в блок 3 поступают соответственно следующие коды множимого х и множителя у, которые после выполнения арифметических операций с вто рыми операндами в блоке 3 передаются в блок 4 коррекций. Результат без удлинения поступает в сумматор 1.Аналогично описанному выполняютсяследующие арифметические операции ссоответствующими операндами,Сумматор 1 выполняет в дополнительном коде операции сложения, вычитания, либо сложения первого слагаемого с нулем в зависимости от состояния управляющих входов, на которые поступает закодированная цифра избыточного квазиканонического кода1,0, 1(табл. 1) . Сумматор-вычита-.тель представляет собой параллельный комбинационный сумматор-вычитатель ,с частично групповым переносом, Таблица Цифра квазиканонического ВыполняеДвойное кодированиецифры мая опера- ция кода 00=А+ В 01 10 Блок 3 работает следующим образом.В первом такте поступают соответственно коды множимого х, и коды множителя у, в регистры 6 и 7, С началаочередной итерации коммутаторы 10 и11 соединяют соответствующие выходырегистров 6 и 7 с входами сумматороввычитателей 8 и 9 таким образом, чтона их входы поступают соответственновеличины х, 2 " и у, 2 , Кроме того,на вторые входы сумматоров-вычитателей 8 и 9 поступают величины хи уполученные на выходах сумматоров-вычитателей 8 и 9, Величины х и у14 1поступают в блок 4 коррекции, гдеанализируется деформация поворотавектора.Работа сумматоров-вычитателей 8и 9 управляется по величинам, хранящимся в блоке 12, который выдаеточередное значение е по номеру1итерации . Номер итерациииспользуется для управления работой коммутаторов 10 и 11,Во втором такте производится запись результатов вычислений из первого блока 4 коррекций во второй блок3, т.е. значения х и у; без уд 1+1линения полученных из первого блокакоррекций 4 записывается в регистры6 и 7 второго блока 3 соответственно.Одновременно в регистры 6 и 7 первого блока 3 поступает код второй парычисел множимого хи множителя у,).В первом блоке 3 производится выполнение первой итерации над вторымоперандом, аналогичное итерации впервом такте над первым операндом,а во втором блоке 3 выполняется вторая итерация над первым операндом.В третьем такте производится запись результатов вычислений из первого и второго блоков 4 коррекций вовторой и третий блоки 3 соответственно, и одновременно в регистр 6 и регистр 7 первого блока 3 вычисления1432512 Таблица 2 Значения на выходах элементов И 20 и 21 соответствен перации, выполнямые в сумматорахычитателях 22 и4 соответственно+ При подаче нномера первовой схемы И Ф" - передча первогооперанда бе изменения,ечан оответствующий а вход 13 блок ации на выходе игнал "0", соо аким образом, озникает разве бходимая после ий с 1 з рядов 4 явля- зависивыходах табл. 3 ного вестемеатем пос 7 и 14 и Работа блока 4 На первом такт первом блоке 4 коррекциХ работы лока кор и 14 п еские "1 5 - логи 16 делитстройств рекций на одаются сои цОц ческий "0", еля - код входы триггеров 2о 1 тветственно логиЙа вход триггерана входы регистра ов-в б л Состояние тригге- ров ра избыточного зиканоническог ри з. О, на входы д 000100, на тичного остату 1.1 = срегистра 19 ре числа представаковыми разря - Ь1к 1 регистр воды р ка - ко при х зультат ляются дами (Окод час 1 х 1+1 входь Все мя зна - нул 0 0 че 00,После приема операндов на указан-, ные узлы содержимое регистра 16 делителя поступает на входы сумматора-вы-то читателя 22, на другие входы которого с поступает содержимое регистра 19 ре- в зультата. Одновременно содержимоес регистра 18 частичного остатка посту- О пает на входы сумматора-вычитателя БО т 24, на другие входы которого поступа д ет содержимое регистра 19 результата. г В зависимости от значений на входах элементов И 20 и 2 1, на сумматорахвычитателях 22 и 24 осуществляется Б в либо сложение операндов, либо их вы- ши читание, либо передача первого опе- ж ранда без изменения в соответствии п с табл, 2, о п 5итерации поступает третий операнд (код множимого х 9 и множителя у) .В первом блоке 3 выполняется первая итерация над третыи операндом, во втором - вторая итерация над вторым операндом, в третьем - третья итерация над первым операндом.В дальнейшем результаты предыдущих блоков поступают в последующие блоки,в первый блок поступает новый опеанд и т.д. вход 13 блока 12 ко итерации на выход одается сигнал "1", Е+1, при подаче 12 кода второй итеблока 13 появляется ветствующий Е= "1. а выходе дешифратора нутая во времени неовательность значеО Значения восьми старших р выхода сумматора-вычитателя ются входами шифратора 26, в мости от значения которых на шифратора 26 в соответствии формируется код разряда част сом 2 в квазиканонической си счисления 1,0, 1, который з тупает на входы триггеров 2 на управляющие входы сумматЗО читателей 23 и 25. Затем содержимое с выходов суммара-вычитателя 22 поступает на входы мматора-вычитателя 25, на другие оды которого поступает содержимое выходов сумматора-вычитателя 24. новременно на входы сумматора-вычителя 23 поступает содержимое выхов регистра 19 результата, на друе входы сумматора-вычитателя 23 ступает содержимое регистра 17. В сумматорах-вычитателях 25 и 23 зависимости от значений на выходах фратора 26 осуществляется либо слоние, либо вычитание операндов, либо опуск операнда без изменения в советствии с табл. 4.512 Значения на выходах шифратора 2 соответственно 0 0 10 0 1432Т а б л и ц а 4 Операции, выполняете в сумматорах 5 иитателях 25 и 23гистра 18 частичного остатка код числа х;, = а и у;+, = с при 2. = 2,на входы регистра 19 реэультата -нулевые значения,На девятом такте на входы устройства осуществляется подача операндов 1=Ь, х;,=а иу;=спрн3. В дальнейшем описанные преобразования повторяются для каждого из блоков устройства и на и + 4-3 такП р и м е ч а н и е. Ъ - передача пер- вого операнда безизменения,На втором такте работы устройства осуществляется передача информации на регистр следующего (второго) блока 4. На триггеры 27 и 14 поступает 25 содержимое с выходов шифратора 26, На триггер 15 поступает содержимое с выхода триггера 15 первого блока 4. На входы регистра 16 делителя поступает содержимое выхода сумматора-вычитате- ЗО ля 22 первого блока 4, на входы регистра 17 веса - содержимое регистра 17 веса первого блока 4, сдвинутое вправо на один разряд, на входы регистра 18 частичного остатка поступа- З ет содержимое сумматора-вычитателя 25 первого блока 4, сдвинутое влево на один разряд, на входы регистра 19 результата поступает содержимое выходов сумматора-вычитателя 23 перво го блока 4.При полуавтономном принципе выполнения операции деления необходимо предварительное накопление старших цифр делителя, перед поступлением очередных операндов осуществляется задержка на четыре такта для получения четырех старших разрядов первого частного.На пятом такте на входы устройства 50 подаются следующие элементы итерации: на входы триггеров 27 и 14 первого блока 4 соответственно "1" и "0", на вход триггера 15 логическая "1", на 1 55 :входы регистра 16 делителя - = Ь 1К; при= 1, на входы регистра 17 веса число 000100.,00, на входы рех;+те (з - количество звеньев - , иКсУв в ), на выходе сумматора-вычитателя 12 (и+1)-го блока 4 Формируетсярезультат вычисления. Время вычисления при этом составит и+4(ш)+1 вычисления.Сумматоры-вычитатели 22-25 представляют собой параллельные комбинационные сумматоры-вычитатели с частичными групповыми переносами,Шифратор 26 представляет собойпостоянное запоминающее устройство(ПЗУ), прошивка которого осуществляется в соответствии с табл. 5.Выполнение арифметических операцийв устройстве осуществляется в избыточном квазиканоническом коде 1,0, 1.Для кодирования цифр результата используются триггеры 27 и 14 в соответствии с табл. 3.В устройстве при продвижении информации с первого блока 4 на (п+1)-йблок 4 последовательно в каждом блок+ке 4 определяется разряд весом 2очередного звена итерации.Для Формирования делителя ( в )1(;очередной итерации каждый блок 4 содержит сумматор-вычитатель 22, Дляустранения ошибок, возникающих привыполнении деления в полуавтономномрежиме, каждый блок содержит сумма"тор-вычитатель 24,Перевод цифр результата иэ квази- канонической системы счисления н двоично-позиционную осуществляется с помощью сумматора-вычитателя 23.Основное преимущество блока 4 коррекции, работающего по конвейерному способу обработки информации, заключается в эффективном использовании аппаратуры многорегистровых устройств,0111 1111 1 1000 ОООО1 1000 0001 -1 0 0 35 Э40 О 0 0 0 4550 0 0 0 0 0 0 0 0 0 формула изобретения Конвейерное вычислительное устройство, содержащее и вычислительных блоко, где и - разрядность операндов, причем каждый вычислительный блок содержит первый, второй суммато 55 1000 0010е1111 10001111 10011111 10101111 10111111 11001111 11011111 11101111 1111 Цифра Выходы шифрачастного тора 26 5 10 15 20 25 30 ры-вычитатели и первый, второй р истры, причем входы первого и второгорегистров -го вычислительного блока,где= 1 соединены соответственно с входами первого и второго операндов устройства, выходы младшихразрядов первого и второго регистров1-го вычислительного блока соединеныСоответственно с первыми информационными входами первого и второго сумматоров-вычитателей х-го внчислительного блока, о т л и ч а ю щ е е с ятем, что, с целью расширения функциональных возможностей за счет вычисления суммы произведений, оно содержити блоков коррекции, блок формирования управляющих сигналов и сумматор,каждый вычислительный блок дополнительно содержит первый и второй коммутаторы, каждый блок коррекции содержит четыре сумматора-вычитателя,три триггера, два элемента И триггера, регистр делителя, регистр веса,регистр частичного остатка, регистррезультата, причем выходы старшихразрядов первого и второго регистроввычислительного блока соединены с инФормационными входами первого и второго коммутаторов того же вычислительного блока, выходы которых соединены с вторыми информационными входами соответственно первого и второгосумматоров-вычитателей того же вычислительного блока, вход блока формиро" вания управляющих сигналов соединен с входом управления устройства, вы-,. ход блока Формирования управляющихсигналов соединен с управляющими входами первого и второго коммутаторов вычислительных блоков и с управляющими входами первого и второго сумматоров-вычитателей вычислительных блоков, первые входы первого и второгоэлементов И -го блока коррекции соединены между собой, а их выходы соединены соответственно с первым и вто"рым управляющими входами первого сумматора-вычитателя х-го блока коррекции, выход первого триггера х-го блока коррекции соединен с вторым входомпервого элемента И х-го блока коррекции, выход второго триггера -го блока коррекции соединен с вторым входом второго элемента И -го блока коррекции, выход третьего триггера -гоблока коррекции соединен с вторымвходом первого элемента И з.-го блока коррекции и с входом третьего11 14 триггера последующего блока коррекции, первый информационный вход первого сумматора-вычитателя -го блока коррекции соединен с выходом регистра делителя -го блока коррекции, выход первого сумматора-вычитателя х-го блока коррекции соединен с входом регистра делителя последующего блока коррекции, выход регистра, веса х-го блока коррекции соединен с первым информационным входом второго сумматора-вычитателя -го блока коррекции, выходы (и+3)-х старших разрядов регистра веса д-го блока коррекции соединены с входами (и+3)-х младших разрядов регистра веса последующего блока коррекции, выходы (и+1)-х старших разрядов регистра веса х-го блока коррекции соединены с входами (и+1)-х младших разрядов первого сумматора-вычитателя 1-го блока коррекции, выход регистра частичного остатка -го блока коррекции соединен с первым .информационным входом третьего сумматора-вычитателя 1-го блока коррекции, выход регистра результата -го блока коррекции соединен с вторым информационным входом второго сумматора-вычитателя х-го блока коррекции, выходы (и+1)-х старших разрядов регистра результата х-го блока коррекции соединены с вторыми информационными входами (й+1)-х младших разрядов третьего сумматора-вычитате 32512 12ля д-го блока коррекции, выходы первого и второго элементов И х-го блока коррекции соединены соответственно 5с первым и вторым управляющими входами третьего сумматора-вычитателяданного блока коррекции, выход первого сумматора-вычитателя -го блокакоррекции соединен с входом регистра 10 делителя последующего блока коррекции, первым информационным входомчетвертого сумматора-вычитателя х-гоблока коррекции, выход старшего разряда третьего сумматора-вычитателя-го блока коррекции соединен с входами шифратора, второй выход третьегосумматора-вычитателя 1-го бЛока коррекции соединен с вторым информационным входом четвертого сумматора-вычитателя -го блока коррекции, выходышифратора, первый и второй, соединенысоответственно с первым и вторым управляющими входами второго и четвертого сумматоров-вычитателей -го бло ка коррекции и с входами первого ивторого триггеров -го блока коррекции, выходы (и+1)-х младших разрядовчетвертого сумматора-вычитателя (-гоблока коррекции соединены с входами(и+1)-х старших разрядов регистрачастичного остатка, выход второгосумматора-вычитателя -го блока коррекции соединен с входом регистра результата последующего блока коррекции.1432512 Составитель М,ЕсенинаРедактор Е.Папп Техред Л.Сердюкова Корректор М,Пожещ щю каз 5441/41 зводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Тираж 704 ВНИИПИ Государствен по делам изобрет 13035, Москва, Ж, Подписноеого комитета СССРний и открытийауйская наб., д, 4