Вычислительное устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 51)4 С 06 Р 7 54 1 , 13ИЗЛ 61) ) И,ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССР У 1109742, кл. С 06 Р 7/544, 1982.Авторское свидетельство СССР Нф 959071, кл. С 06 Р 7/544, 1981. (54) ВЪЧИСЛИТКЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных процессорах для преобразования координат группы осесимметричных векторов. Цель изобретения - повышение быстродействия и расширение класса решаемых задач за счет преобразования группывекторов. Устройство содержит счетчики 1 и 2 по модулю три и М/2, блок 3формирования адреса, блок 4 памятиматрицы и, блок 5 запоминания матрицы А, умножнтели 6-8, регистры 9-11,сумматоры 12,13, вычитатель 14, регистры 15,16,24-27, генератор 17 тактовых импульсов, счетный триггер 18,группу 19 информационных входов устройства, вход 20 начальной установки,выход 21 стробнрования, мультиплексоры 22,23 адресный выход 28, информационный выход 29, элемент ИЛИ 30.3 ил,Изобретение относится к вычислительной технике и может быть использовано в специализированных процессорах для преобразования координат группы осесимметричных векторов.Цель изобретения - повышение быстродействия и расширение класса решаемых задач за счет преобразования группы векторов. 10Рассмотрим функциональное навначениф предлагаемого устройства, В ряде практических задач возникает необходимость вычисления матрицы:И=иА,(1) 15 матрица размерности МхЗ,где М - количество векторов в группе;,Предлагается следующий алгоритмраСчета матрицы.1, Расчет РР =пр а +и ак о ьк Р 12. Расчет С =и Р а .к353. Расчет ИР =ГР +СР и расчетк к кИ =-Р +С (М - К-й элемент Р-йРк Рк РКстроки матрицы И).Повторение пп., 1-3 для К=О, 1,2405. Повторение пп. 1-4 для Р=О,и/2-1.Матрица А в частности может бытьматрицей вращения.На фиг. 1 представлена функциональная схема устройства; на фиг.2 "пример реализации бл:ка запоминанияматрицы А; на фиг. 3 - пример реализации блока формирования адреса,Устройство содержит счетчик 1 по50модулю три, счетчик 2 по модулю М/2блок 3 формирования адреса (БФА),блок 4 памяти матрицы и, блок 5 запоминания матрицы А, умножители 6-8,регистры 9-11, сумматоры 12 и 13, вычитатель 14, регистры 15 и 16, генератор 17 тактовых импульсов (ГТИ)счетный триггер 18, группу 19 инфор" мационных входов устройства, вход 20 начальной установки устройства, выход 21 строба устройства, мультиплексоры 22 и 23, регистры 24 - 27, адресный выход 28 устройства, информационный выход 29 устройства, элемент ИЛИ 30. Блок 5 содержит группы регистров 31 33 и группу мультиплексоров 34. Блок 3 содержит блок 35 памяти и сумматор Зб. На адресный вход блока 4 поступает значение Р с выхода счетчика 2, при этом на первый, второй, третий выходы блока 4 выдаются соответствен" но значения и ри р и и . Блок 35ь. Р 1 2памяти БФА 3 адресуется значениями Р и К со счетчиков соответственно 2 и 1. При этом на выход блока 35 выдается значение Ар =ЗР+К, которое поступаетркна первый выход БФА 3 и является адресом записи Н р (т,е. номером этогокэлемента в матрице И); на второй выход БФА 3 поступает значение А =АР +к +1,5 М, которое является адресом записи ИькВ регистрах 31-33 групп записаны значения элементов а -а матрицы А, поступающие с группы 19 входов устройства. При этом в регистрах 31 группы записаны элементы первой строки матрицы А, в регистрах 32 и 33 - соответветственно элементы второй и третьей строк, т,е. в каждом такте Т, на выходах мультиплексоров 34 группы находятся значения ао , а и аО ,2Выход Т 1 генератора 17 подключен к счетному входу счетчика 1, синхровходам регистров 9, 10, 11,15, 16,24-27, выход Т 1 генератора 17 подключен к счетному входу триггера 12 и выходу 21 устройства, вход 20 устройства подключен к входам начальной установки генератора 17, триггера 18, счетчиков 1 и 2 и к первому входу элемента ИЛИ 30, второй вход которого подключен к выходу переполнения счетчи" ка 2, выход счетчика 1 подключен к первому входу БФА 3 и к адресному входу блока 5, группа информационных входов которого подключена к группе 19 входов устройства, выход элемента 30 подключен к входу стробирования записи блока 5, первый, второй и третий выходы которого подключены соответственно к первым входам умножителей 6 - 8, вторые входы которых поп.14325 ключены соответственно к первому,второму и третьему выходам блока 4,адресный вход которого подключен квыходу счетчика,2 и соединен с вто"рым входом блока 3, первый, второйвыходы которого подключены соответственно к информационным входам регистров 26 и 27, выход, переполнения счетчика 1 подключен к счетному входусчетчика 2, выходы регистров 9 и 10подключены к первому и второму входамсумматора 12, выход которого подключен к первому входу сумматора 13 ивходу вычитаемого вычитателя 14, вход 15уменьшаемого которого подключен к выходу регистра 11 и соединен с вторымвходом сумматора 13, выход которогои выход вычитателя 14 подключены соответственно к информационным входамрегистров 15 и 16, выходы которых подключены соответственно к первому ивторому информационным входам мультиплексора 23, выход которого подключен к выходу 29 устройства, выходырегистров 24 и 25 подключены к перво "му и второму информационным входаммультиплексора 22, выход которого подключен к выходу 8 устройства, выходтриггера 18 подключен к адресным входам мультиплексоров 22 и 23, выходырегистров 26 и 27 подключены соответственно к информационным входам реги, стров 24 и 25,Устройство работает следующим образом.Э 5По сигналу начальной установки (НУ)счетчики 1 и 2 и триггер 18 устанавливаются в ноль, генератор 17 - в на"чальное состояние, в регистры 31 - 33группы записываются значения элемен 40тов матрицы А. По окончании сигналаНУ на выходе ГТИ 17 появляются синхроимпульсы Т Тг (фиг, 4). ДлительностьТ,=2 Тг, длительность сигнала НУ: Т и 7ТСчетный триггер 18 в течение 45одного периода Т:принимает оба возможных состояния - О и 1, что обеспечивает коммутацию на выходы 28 и 29устройства регистров соответственно24 и 15 (при нулевом состоянии) и 25 50и 16 (при единичном состоянии). Выдаваемая информация стробируется импульсами Тг .Рассмотрим порядок вычисления напримере вычисления БР и И. Пусть 55кпо очередному синхроимпульсу Т счетчик 1 принимает значение К, а счетчик 2 - значение Р, вследствие чего 11ана первом и втором выходах БФА 3 формируются соответственно значения АР и А , на первом, втором и третьемквыходах блока 4 устанавливаются значения соответственно пР ,пР,пРо ф Р 1 Рг ф на первом, втором и третьем выходах блока 5 - значения соответственно ао ,а 1,а 1На умнож те ях 6 - 8 вычисляются значения соответственно и ,а ,и ,а, и и а . СледующимР, 1 к гсинхронмпульсом Т указанные значения запишутся в соответствующие регистры (9-11), а в регистры 26 и 27 запишутся сформированные значения АРк и А . При этом состояние счетчика 1к увеличивается на единицу, вследствиечего формируются операнды и адресадля К+1. По следующему синхроимпульсу Т 1 в регистры 15 и 16 запишутсявычисленные значения И Р и Х , а вк крегистры 2 4 и 2 5 - их адреса АРки АР, в регистры 9 - 11 запишутсякпроизведения, а в регистры 26 и 27адреса, рассчитанные для К+1 и формируются операнды для К+2 и т.д. Поокончании расчета одной строки (К=О,1,2) импульс переполнения счетчика 1увеличивает на единицу состояние счетчика 2 и процесс повторяется для следующей строки (Р+1),Т.о., в каждом такте Т, рассчитываются два элемента матрицы М, которые выдаются на выход 29 устройства,как зто было описано выше. Рассмотрим завершение цикла: при К=2 и Р=М/2 очередной синхроимпульс Т1 записывает в регистры 9 - 11 значения произведений, соответствующие К=2 и Р=М/2, в регистры 26 и 27 - соответствующие им адреса; счетчик 1 устанавливается в ноль и импульс переполне ния счетчика 1 вызывает переполнение счетчика 2, импульс переполнения которого записывает новые значения элементов матрицы А в регистры блока 5. По очередному синхроимпульсу Т 1 в регистры 15 и 16 записываются два последних результата для старого значе" ния матрицы А, а в регистры 9 - 11 первые произведения, рассчитанные для нового значения матрицы А, и далее процесс повторяется так как это описано выше.5 14325Формула изобретения Вычислительное устройство, содержащее четыре регистра, два сумматора, один вычитатель и два мультиплексора, причем выход первого регистра подключен к входу первого операнда первого с мматора, выход которого подключен к в оду первого операнда второго сумм тора, о т л и ч а ю щ е е с я тем, ч о, с целью повышения быстродействия и расширения класса решаемых задач з счет преобразования группы вектор в, в него введены цва счетчика, блок формирования адреса, блок памят матрицы и блок запоминания матриц 1 А, три умножителя, пять регистров, г нератор тактовых импульсов, счетный т иггер и элемент ИЛИ, причем первый в ход генератора тактовых импульсов и дключен к счетному входу первого с етчика и синхровходам регистров с п рвого по девятый, вход начальной у тановки устройства подключен к вхо" 2 б д м начальной установки генератора т ктовых импульсов, первого и второго с етчиков, счетного триггера и к пер" в му входу элемента ИЛИ, выход которого подключен к входу стробирования ЗО записи блока запоминания матрицы А, первый, второй и третий выходы которого подключены к входам первых сом ожителей умножителей с первого по т етий входы вторых сомножителей ко"Ф35 т рых подключены соответственно к п рвому, второму и третьему выходам б ока памяти матрицы п, адресный вход которого подключен к выходу счетчика по модулю И/2 и соединен с вторым вводом блока формирования адреса, первый вход которого подключен к выходу первого счетчика и соединен. с 11 6адресным входом олока запоминанияматрицы А, группа информационных входов которого подключена к группе информационных входов устройства, выход переполнения первого счетчикаподключен к счетному входу второгосчетчика, выход переполнения которогоподключен к второму входу элементаИЛИ, второй выход генератора тактовыхимпульсов подключен к выходу стробаустройства и синхровходу счетноготриггера, выход которого подключенк адресным входам первого и второгомультиплексоров, выходы которых подключены соответственно к адресному иинформационному выходам устройства,первый и второй выходы блока формирования адреса подключены соответствен"но к информационным входам четвертогои пятого регистров, выходы которыхподключены соответственно к информационным входам шестого и седьмого регистров, выходы которых подключены .соответственно к первому и второмуинформационным входам первого мультиплексора, выходы первого, второго итретьего умножителей подключены соответственно к информационным входампервого, третьего и второго регистров, выход третьего регистра подключен к второму входу первого сумматора, выход которого подключен к входувычитаемого вычитателя, вход умень"шаемого вычитателя соединен с вторымвходом второго сумматора и подключенк выходу второго регистра, выходы второго сумматора и вычитателя подключены соответственно к информационнымвходам восьмого и девятого регистров,выходы которых подключены соответственно к первому и второму информационным входам второго мультиплексора,,Черни Тираж 04 ВНИИПИ Государственно по делам изобретен 13035, Москва, Ж, Ра