Устройство для сопряжения основной памяти с процессором

(19 ТЕНИЯ БР ЬСТ о СССР1977 ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ АВТОРСКОМУ СВИД(71) Кишиневский завод счетных машин им. 50-летия СССР(54)(57) УстРОйство Для, сопРЯжениЯОСНОВНОЙ ПАМЯТИ С ПРОЦЕССОРОМ, содержащее информационный регистр, инФормационный и управляющий входы которого соединены соответственно спервым информационным входом устройства и первым выходом узла синхронизации, первый, второй, третий и четвертый входы которого являются соответственно входами сигналов "Чтение";"Запись", "Синхронизации" и Готовность" устройства, выходной регистр,выход которого соединен с первыминформационным выходом устройства,первый и второй информационные входы - соответственно с входом и выходом Формирования корректирующегокода, а уйравляющий вход - с вторымвыходом узла синхронизации, третьимвыходом подключенного к управляющему входу дешифратора выбора блокапамяти, выход которого является выходом обращения устройства, а информационный вход соединен с адресным 06 Г 3/04 6 06 Е 00 выходом устроиства и выходом регистра адреса, информационный вход которого является адресным входом устройства, блок коррекции, первым вйходом соединенный с первыми информационными входами элементов И-ИЛИ .группы, а информационным входом - с выходом входного регистра, информационный вход которого является вторым информационным входом устройства, о т - л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введен элемент НЕ, при. чем выход информационного регистра соединен с первым информационным входом выходного регистра, управляю- д щий вход которого соединен с чет-вертым выходом узла синхронизации, а выход - с вторыми информационными входами элементов .И-ИЛИ группы, выходы которых являются вторым информационным выходом устройства, а первые и вторые управляющие входы ай соединены соответственно с вторым выходом блока коррекции и выходом элемента НЕ, входом подключенного к второму выходу блока коррекции и выЮ ходу блокировки устройства, первыйвр управляющий вход блока коррекции соединен с входом синхронизации приема. процессора устройства, а второй управляющий вход - с пятым выходом узла синхронизации, шестой и седь- мой выходы которого являются соответственно выходами сигналов "Чтение" и "Записьн устройства.10371Изобретение относится к вычисли- фтельной технике и может быть использовано при разработке устройств управления основной памятью, используемых в составе процессора, 5Известны устройства для сопряжения основной памяти с процессором,содержащие по числу групп блоковпамяти регистры адреса, информационные регистры и выходные регистры, 10узел коррекции, Формирователь корректирующего кода и группу элементовИ-ИЛИ 1 1.Недостаток этого устройства состоит в низком быстродействии.15Наиболее близким по техническойсущности к предлагаемому являетсяустройство для сопряжения основнойпамяти с процессором, содержащееинформационный и адресный регистры,входной и выходной регистры, группуэлементов И-ИЛИ узел коррекции,формирователь корректирующего кода,два элемента ИЛИ, узел выборки бло,ка памяти и узел синхронизации 1 2 .Недостаток известного устройства,состоит в низком быстродействии, таккак при выдаче каждого информационного слова из памяти в процессоросуществляется задержка на времяобработки этого слова в узле коррекции,Целью изобретения является повышение быстродействия устройства.Поставленная цель достигается тем, З 5 что в устройство, содержащее информационный. регистр, информационный и управляющий входы которого соединены соответственно с первым информационным входом. устройства и первым выходом 40 узла синхронизации, первый, втдрой; третий и четвертый входы которого являются соответственно входами сигналов "Чтение", "Запись", "Синхронизации" и Тотовностьн устройства, выходной регистр, выход которого соединен с первым информационным вь 1- ходом устройства первый и второй информационные входы соответственно с входом и выходом формирователя ется по "кольцу". При появлении сигнала на первом выходе кольцевого регистра 36 вырабатывается строб прие" ма на регистр 1, а на элементе И 37- строб приема на информационный регистр 3. Информация, принятая на регистр 1, подается на дешифратор 2, а также по адресным выходам 17 посту- прет в блок памяти, Под воздействием 2362адресной информации и управляющего сигнала с выхода узла 9 дешифратор 2 вырабатывает на выходе 21 сигналы, обеспечивающие выбор (обращение) к соответствующему блоку памяти.При наличии нескольких блоков памяти, использующих общие информационные и адресные магистрали сигналготовности на входе 13 представляетсобой результат совпадения сигналовготовности от каждого из блоков памяти данной группы и свидетельствуето том, что любой блок группы готовк работе с выхода информационногорегистра 3 информация поступает дляприема на выходной регистр 5, а также для приформирования дополнительныхконтрольных разрядов (например, поМэммингу) в Формирователь 4. На входыформирователя 4 поступают определен- . ные совокупности информационных разрядов информационного регистра 3. На выходах узлов 26 Формируется дополнительные разряды, которые поступают на входы выходного регистра 5. При совпадении сигнала на втором выходе кольцевого регистра 36 с сигналом на входе 11, на выходе элемента И 38 появляется строб приема на выходной регистр 5. Принятые в него основные разряды и дополнительные контрольные разряды через информационный выход 20 поступают в блок памяти. При поступлении в блок памяти сигнала "Записьн с выхода 15, сигнала обращения с выхода 21 блок памяти осуществляет запись информации с выхода 20 в ячейку, адрес которой указан на выходе 17.При появлении сигналов на четвертом выходе кольцевого регистра 36 на выходе одновибратора 40 вырабатывается импульс, обеспечивающий установку в нулевое состояние триггера 32, прекращение поступления синхросигналов на вход синхронизации регистра 36 и установку устройства в исходное состояние.Признаком начала работы устройства в режиме чтения являются сигналы готовности и чтения на входах 13 и 1 О. Одновременно с появлением сигнала "Чтение" на входы 1 О и на адрес. ные входы 16 выдается информация, корректирующего кода, а управляющий вход - с вторым выходом узла синх" ронизации, третьим выходом подключен ного к управляющему входу дешифратора выбора блока памяти, выход ко1037 3торого является выходом обращенияустройства, а информационный входсоединен с адресным выходом устрой- .ства и выходом регистра адреса, инФормационный вход которого является адресным входом устройства, блоккоррекции, первым выходом соединенный с первыми информационными входами элементов И-ИЛИ группы, а информационным входом - с выходом входного регистра, информационный входкоторого является вторым информационным входом устройства, введен элемент НЕ, причем выход информационного регистра соединен с первым инфорационным входом выходного регистра,управляющий вход которого соединенс четвертым выходом узла синхронизации, а выход - с вторыми информа"ционными входами элементов И-ИЛИ 20. группы, выходы которых являются вторым информационным выходом устройства, а первые и вторые управляющиевходы соединены соответственно с вторым выходом блока коррекции и выходом 25элемента НЕ, входом подключенногок второму выходу блока коррекции ивыходу блокировки устройства, первыйуправляющий вход блока коррекциисоединен с входом синхронизации прие- З 0:ма процессора устройства, а второйуправляющий вход - с пятым выходомузла синхронизации, шестой и седьмойвыходы которого являются соответственно выходами сигналов "Чтение" и"Запись" устройства,На Фиг. 1 представлена блок-схемапредлагаемого устройства; на Фиг. 2 функциональная схема блока коррекции.;на фиг. 3 - Функциональная схема 40формирователя корректирующего кода;на Фиг, 4 - функциональная схемаузла синхронизации устройства.Устройство (фиг. 1) содержит регистр 1 адреса, дешифратор 2 выбора45.блока памяти, информационный регистр3, формирователь 4 корректирующегокода, выходной регистр 5, входнойрегистр 6, блок 7 коррекции, второйинформационный выход 8, узел 9 синхронизации, вход 1.0 сигнала "Чтение",50вход 11 сигнала "Запись", вход 12синхронизации, вход 13 сигнала готовность", выход сигнала "Чтение"14, выход 15 сигнала "Запись, адресные вход 16 и выход 17, первый 18и второй 19 инФормационные входи устройства, первый информационный выход 20 устройства, выход 21 обращения 236 4устройства, элементы И-ИЛИ 22 группы, выход 23 блокировки, элемент НЕ 24 и вход 25 синхронизации приемапроцессора устройства.Блок 7 коррекции (фиг. 2) содержит три узла 26 свертки по модулю два, входы которых являются информационным входом блока, а выходы соединены соответственно со входами дешифратора 27 корректируемого разряда, первым выходом блока и с первым входом элемента И 28. Выходы дешифратора 27 связаны с входами второго узла 26. Второй вход элемента И 28 связан со вторым управляющим входом блока, а, выход подключен к входу установки единицы триггера 29, выход которого соединен со вторым управляющим выходом блока, а вход установки нуля с первым управляющим . входом блока.Формирователь 4 (фиг. 3) корректирующего кода может быть выполнен как узел 26 сверток по модулю два.Узел 9 синхронизации (фиг. 4) содержит элемент ИЛИ 30, элемент И 31, триггер 32, элементы И 33-35, кольцевой регистр 36 сдвига, элементы И 37-39, формирователь импульса (одновибратор) 40.Устройство работает следующим образом. Признаком начала работы устройства в режиме записи являются сигналы готовности и записи, поступающие соответственно из блока памяти и процессора (не показаны), через входы 13, 11 и осуществляющие запуск узла. Одновременно с появлением сигнала "Запись" на входе 11 на адрес" ный вход 16 выдается адрес ячейки блока. памяти, по ктороблока памяти, по которому необходи" мо произвести запись, информации, выданной на информационном входе 18. Сигнал. записи в узле 9 проходит через элемент ИЛИ 30 и при совпадении с сигналом готовности на элементе И 31 производит установку в единицу триггера 32. Единичный потенциал с выхода триггера 32 разрешает прохождение синхросигналов со входа 12 на вход синхронизации кольцевого регистра 36, обеспечивает выдачу сигна" ла "Запись" с элемента И 35 в блок памяти по выходу 15, а также поступает на управляющий вход дешифратора 2 выбора блока памяти. Исходно, до5 1037начала работы в последнем разрядекольцевого регистра 36 записана единица, которая в процессе работы,при поступлении сигналов на входсинхронизации переписывается в первый, второй и д,д. разряды и двигауказывающая адрес яцейки блока памя,ти, которая должна быть прочитана.Сигнал чтения осуществляет установкув единицу триггера 32, разрешает прохождение синхросигналов на вход синхронизации кольцевого регистра 36,обеспечивает выдачу сигнала "Чтение"с элемента И 3 на выход 1, выдаетсигнал на управление дешифратором 2. 15При появлении сигнала на первом выходе регистра 36 осуществляется приемадресной информации на регистр 1. ИнФормация с регистра 1 поступает вдешифратор 2 и через адресные выходы 17 подается в адресную магистральблока памяти,При совпадении на элементе И 39сигнала с второго выхода кольцевогорегистра 36 с сигналом "Чтение" на 25входе 10 Формируется. строб приемана входной регистр 6. Считывание иэблока памяти информации, принятойна входной регистр 6, производитсяпри наличии сигнала "Чтение" на выхо- Зоде 11 и сигнала выбора (обращения),на выходе 21.Информация беэ дополнительных,контрольных разрядов с входного регистра 6 через элементы И-ИЛИ 22 (на,з 5вторых управляющих входах исходноприсутствует разрешающий потенциал)поступает. на выход 8, и далее в процессор. Эта же информация с дополнительными контрольнь 1 ми разрядами поступает в блок 7 (Фиг, 2) . На выходе третьего узла 26 Формируется сигнал, указывающий на наличие или отсутствие ошибки в поступившей изблока памяти информации.45При налиции ошибки появляетсясигнал" на первом входе элемента И28, который совпадает с управляющимсигналом, поступающим иэ узла 9 стретьего выхода регистра 36, и уста"навливается в единицу триггера 29Единичный потейциал триггера 29поступает на. выход 23, обеспечиваетразрешение прохождения информации 236 6иэ блока 7 через элементы И-ИЛИ 22на выход 8 и создает на выходе элемента НЕ 2 ч сигнал, запрещающий прохождение на выход 8 содержимого входного регистра 6.На первом узле 26 и дешифраторе27 происходит определение конкретного неисправного разряда информации,а на втором узле 26 производится коррекция этого разряда. Откорректированная информация поступает на первые информационные входы элементовИ-ИЛИ 22.Сигнал с выхода 23 запускает впроцессоре выдержку времени, в течение которой блокируется прием информации с выхода 8 в регистры процессора. Продолжительность блокировкиопределяется как суммарное время задержки прохождения информации с входного регистра 6 через первый узел26, дешифратор 27, второй узел 26и элементы И-ИЛИ 22, 8 результатеэтой блокировки строб приема информации в процессоре сформируется втот момент, когда на выходе 8 присутствует откорректированная информация.В случае отсутствия ошибки триггер 29 не взводится, отсутствует сигнал блокировки, строб приема в процессоре вырабатывается в тот момент,когда на выходе 8 присутствует инФормация, прошедшая через элементыИ-ИЛИ 22 непосредственно с выходоввходного регистра 6.Установка триггера 29 в нулевоеесостояние осуществляется по сигналуна входе 25 устройства, поступающему из процессора после приема информации с выхода 8 на регистры процессора. При появлении сигнала начетвертом выходе регистра 36 в узле9 производится установка в нулевоесостояние триггера, 32, остановка движения единицы в регистре 36, т,е.установка устройства в исходное состояние,Таким образом, предлагаемое уст"ройство позволяет сократить длительность цикла выдачи информации из основной памяти в процессор,что и позволяет повысить быстродействие устройства.В ва Те дакт 10/49ВНИ Зака 113Юили ПИ Госуда о делам и Яд Моска ППП "Пате тавитель В. Вертлибре 8 В,Ддлекоре Корректор И,Ватрущкинааж 706 Подписноественного комитета СССРобретений и открытийЖ-Я Рачшская наб. а. 4/51 ФсД ъеАааааеег ат", г. Ужгород, ул. Проектная,