Оперативное запоминающее устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 24.12.80 (21) 3222675/18-24 (51) М. КЛ.з с присоединением заявки Мо 0 11 С 11/00 Государственный комитет СССР но делам изобретений и открытийОпубликовано 150782, Бюллетень Но 26 Дата опубликования описания 15.07,8(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к запомина=- ющим устройствам техники и может быть использовано при создании оперативных запоминающих устройств (ОЗУ) большой емкости.Известно ОЗУ, содержащее накопитель емкостью слов и блок адресации, включающий регистр адреса на число разрядов, соответствующее данному п )1).Дальнейшее увеличение, емкости ОЗУ, желательное в точки зрения пользователей,при постояттной длине слова приводит к необходимости соответствующего увеличения числа разрядов в регистре адреса. Однако это не всегда. представляется возможным ввиду того, что операционная система ЭВМ, использующей данное ОЗУ, существенно учитывает .принятую в данной серии ЭВМ разрядность адреса.Наиболееблизким техническим решением к изобретению является оперативное запоминающее устройство, состоящее из четырех независимых бло" ков памяти, входного регистра адреса и дешифратора, причем каждый блок памяти содержит накопитель, регистр, вводимой и выводимой информации, регистр адреса, схему коммутации записываемого и считываемого числа, адресную схему совпадения и имеет информационные входы и выходы, адресные входы, вход выборки блока и два входа признаков считывания и записи; информационные входы и выходы каждого блока памяти подключены к внешней числовой магистрали, вход выборки соединен е соответствующим выходом дешифратора, а входы признаков считывания и записи объединены с одноименными входами остальных блоков памяти и подключены ссютветственно к внешнему входу признака считывания и внешнему входу признака записи; адресные входы всех блоков памяти поразрядно объединены и связаны с выходами соответствующих старших и средних разрядов входного регистра адреса, имеющего внешние адресные входы, входы дешнфратора подключены к выходам двух младших разрядов входного регистра адреса 2).Общая емкость этого ОЗУ и разрядность его входного регистра адреса полностью соответствуют друг другу, т.е. дальнейшее увеличение емкости ОЗУ (при той же разрядности слова) невозможно без введения дополнительных разрядов в поле адреса команд. Это является основнымпрепятствием для наращивания емкости ОЗУ, так как требует серьезнойи дорогостоящей корректировки сложившегося математического обеспечения ЭВМ.Кроме того, эта корректировка привела бы к нарушению программной совместимости в иерархиимоделей ЭВМ.Целью изобретения является повыше ние информационной емкости ОЗУ, минимально затрагивающее математичес- Окое обеспечение ЭВМ,Поставленная цель достигается тем,что в оперативное запоминающее устройство, содержащее блоки памяти,регистр адреса и дешифратор, причем 15инфсрмационные входы и выходы блоковпамяти являются одними из информационных входов и информационными выходами устройства, входы выборки блоков памяти подключены к выходам дешифратора, управляющие входы блоковпамяти объединены и являются однимииз управляющих входов устройства,аодни иэ адресных входов подключенык одним из входов регистра адреса,введены элемент И, регистр номералогического блока памяти и блок корректировки адреса, причем первые ивторые входы элемента И и регистраномера логического блока памяти являются соответственно другими информационными и управляющими входамиустройства, входы блока корректировки адреса подключены соответственнок другим выходам регистра адреса 35и выходам регистра номера логического блока памяти, управляющий входкоторого соединен с выходом элемента Ивыходы блока корректировки адреса подключены соответственно.к 40входам дешифратора и другим адрес"ным входам блоков памятиПри этом блок корректировки адреса целесообразно вь 1 полн)ть в виде блока, содержащего группы элементов И, элементы ИЛИ и элементИ-НЕ, причем выходы элементов Ипервой группы подключены к одним извходов элементов /(ЛИ, выходы элементов И второй группы и выходы элементов ИЛИ являются выходами блока,выходы элементов И третьей группыподключены к другим входам элементов ИЛИ, выход элемента И-НЕ соединенс первыми входами элементов И третьейгруппы, первые входы элементов И пер" 55вой и второй группы, а также вторыевходы элементов И второй и третьейгрупп объединены соответственно иявляются одними из входов блока, другими входами которого являются вторые входы элементов И первой группы, .третьи входы элементов И третьей группы и вход элемента И-НЕ.На фиг,1 и 2 представлена структура адресного пространства ОЗУ для 65(2) Структура блока корректировки адреса зависит от отношения И /И, которое удобно брать из ряда:,15/16,7/8, 3/4, 1/2, 1/8, 1/16,Рассмотрим структуру адресногопространства предложенного ОЗУ и принцип размещения в нем информации,предполагая условие (2) выполненным.Физический адрес слова в ОЗУ состоитиз адреса Авр блока памяти и адресаслова 000-.(и) в блоке памяти,В этом пространстве адресов ОЗУ организовано Ь логических блоков памяти(Ь больше К) емкостью И каждый такимобразом, что некоторая часть адресного пространства является общей длявсех логических блоков памяти. Онасодержится в первом блоке памяти,занимая в нем ячейки с адресами000-;(и, -1), и ей соответствуетобъем памяти Им (на фиг,1 и 2 оназаштрихована). В этом поле адресов помещаются все общие процедуры и данные, на которые есть ссылкаиз всех логических блоков памяти,В зависимости от соотношения И иИ могут быть два типа адресных пространств логических блоков памяти.При ИМ/И меньше 1/2 (см.фиг.1 дляИц/И=1/4) в каждом из К блоков паслучаев соответственно И /Й = - и1М 43И /И = - на фиг.3 - структурнаям 4схема предложенного ОЗУ; на фиг.4функциональная схема блока корректировки адреса при ИМ/И = 4, К=4,1Емкость каждого блока памяти равна максимальной емкости ОЗУ, обеспечи-.ваемой принятой в данной ЭВМ разрядностью адресного поля команд, Предельное количество К .блоков памяти теоретически может быть оченьбольшим и определяется выражениемК, 2 с(1- )(1)где а - разрядность адреса;И - емкость блока памяти;И - объем памяти, отводимый подматобеспечение,Практически количество блоков памяти ограничивается реальными потребностями ЭВМ в емкости ОЗУ, повышающейся с ростом их числа сложностьюсогласования блоков памяти с внешнейчисловой магистралью и соображениями экономического характера, Вобщем случае для полного использоаания емкости всех блоков памяти ихколичество должно выбираться из условия:мяти содержится остальная (собственная) часть соответствующего логического блока, занимающая в нем ячейкис адресами и,+(и). Из оставшихсяв блоках памяти 2 К свободных адресных полей 000(пд) формируются 5собственные части остальных (дополнительных) логических блоков памяти(К+1)+Ь , у которых логические адресас пц по (и) распределяются по блокам памяти следующим образомг для 10(К+1)-го логического блока памятилогические адреса п+(2 п) соответствуют ячейкам 0000-:(п)второго блока памяти, логические адреса 2 пщ-Зпм- ячейкам 000-;-;(п,-1) третьего блока памяти и т.д.до И/И-го блока памяти включительно. Второй дополнительный К+2)-й)логический блок памяти располагаетсяв ячейках 0004(п) (И/И+1)-го,(И/И+2)-го и т.д. до (2 И/И)-гоблока памяти и т.д.Если первое из условий (2) не выполнено, то последний дополнительный логический блок памяти оказывается укомплектованным не полностьюи, таким образом, он исключается, асоответствующее число блоков памятинедоиспользуется. В этом случае емкость таких блоков памяти может бытьуменьшена до И-И , В частном случае,при К меньше И/Им, этот дополнительный логический блок памяти оказывается и единственным, и таким образом,здесь Ь=К.При Ид/И больше или равно 1/2 (см,35фиг.2) для Им/И=З/4 распределениесобственных частей логических блоковпо блокам памяти 2 тК может быть.организовано различными способами.Здесь собственная часть любого логического блока памяти всегда целиком укладываетсй в пределах одногоблока памяти.Весь объем И каждого логическогоблока памяти и каждого блока памяти 4рассматривается как И/И(для случая Ищ/И меньше 1/2) или И/(И-И)(при Им/И больше или равно 1/2) массивов емкостью соответственно И,дили (И-И) каждый. При этом логический адрес, предъявляемый ОЗУ,представляется в виде А; - номера логического блока памяти, А - номера массивауказанной емкости и А, - смещения в этоммассиве,а физический адрес,предъявляемый блокам памяти, соответственнокак Аз - номер блока памяти, А 4 Ббазовый адрес массива и А - смещенияСв нем (оно сохраняется),60Все программы пишутся в относительных адресах.для программных модулей размером не более И, которые распределяются системой по логическим блокам памяти. Для перехода из бло ка в блок в системе команд ЭВМ.предусматривается одна дополнительная команда Перейти в логический блок 11, где 1=1 Ь. Введенные в ОЗУ аппаратные средства (элемент И), регистр номера логического блока памяти и блок корректировки адреса) позволяют воспринять эту команду и осуществить соответствующую адресацию логических блоков в блоках памяти.Предложенное ОЗУ (см.фиг,З) состоит из нескольких блоков 1 памяти, дешифратора 2, блока 3 корректировки адреса, регистра 4 адреса, регистр 5 номера логического блока памяти и элемента И б. Каждый блок 1 памяти информационными входами 7 и информационными выходами 8 подключен к внешней числовой магистрали 9. Внешний вХод 10 признака считывания и внешний вход 11 признака записи под ключены соответственно к входам 12 признака считывания и входам 13 признака записи каждого блока 1 памяти. Младшие адресные входы 14 всех блоков 1 памяти поразрядно объединены и связаны с соответствующими выходами 15 младших разрядов регистра 4 адреса. Точно так же поразрядно объединены и старшие адресные входы 16, но подключены к младшим выходам 17 блока 3 корректировки адреса, старшие адресные выходы 18 которого соединены со входами дешифратора 2, выходы которого, в свою очередь, подключены к входам 19 выборки соответствующих блоков 1 памяти. Информационные входы 20 регистра 5 и инФормационные входы 21 элемента И 6 подключены к тем разрядам внешней числовой магистрали 9, по которым передается соответственно ад. ресная часть команды и ее код. Элемент И б имеет внешний управляющий вход 22, а выход его соединен с управляющим входом 23 регистра 5 и является внешним выходом 24 устройства. Выходы 25 регистра 5 связаны со старшими входами блока 3 корректировки, адреса, млаяаие входы которого соединены с выходами 26старших разрядов регистра 4 адреса, последний имеет внешние адресные входы 27. Позициям элементов на фиг.З соответствуют следующие обозначения адресов: 25-А ; 26-А,15(14) - АС, 18 - АБп, 17(16) - АУБе Емкость каждого блока 1 памяти равна максимальной емкости ОЗУ, обеспечиваемой принятой в данной ЭВМ разрядностью адресного поля команд (предполагается, что условие (2). выполнено). Каждый блок 1 памяти может состоять из нескольких подблоков дляорганизации расслоения, обращений. Количество старших адресных входов 16 блока 1 памяти, 943844младших адресных выходов 17 блока корректировки адреса 3, младших его адресных входов и выходов 26 старших разрядов регистра 4 адреса равны между собой и определяются соотношением объема памяти, отводимого под матобеспечение ЭВМ,. и емкости одного блока 1 памяти, Общее количество адресных входов 14 и 16 каждого блока 1 памяти равно количеству разрядов регистра 4 ад реса.Блок 3 корректировки адреса (см. фиг,4) состоит из трех групп элементов И 28-30, элемента И-НЕ 31 и группы элементов ИЛИ 32. Коли- (5 чество отдельных элементов И и ИЛИ в группах 28-30 и 32 равно разрядности кода адреса, поступающего на каждую из этих групп, На входы 33 элементов И 28 и 29 поступает двухразрядный адрес А, на входы 34 элементов И 30 - двамладших разряда адреса А,на вхо-ды 35 элемента И-НЕ 31 - двухразрядный инверсный код адреса А . На вход 36 элементов И 28 подается старший раз" 25 ряд адреса А(, а на вход 37 элементов Й 29 и 30 - йнверсное значение старшего разряда адреса А.ОЗУ работает следующим образом. (см.фиг.З);30Пусть на регистр 5 занесен некоторый логический адрес А, а на старшие и младшие разряды регистра 4 - соответственно адреса А и А .,Если А000, то независимо от значенияЗ 5 А; с выходов 18 блока 3 выдается код 000, и дешифратор 2 осуществляет выборку первого блока 1 памяти, С выходов 17 блока 3 также поступает код А =А =000, и обращение к ячейке выбранного первого блока 1 осуществляется в соответствии со смещением А , поступающим с выходов 15 регистра 4, Если АООО, то блок 3 обрабатывает логические адреса 3 ц и А и выдает на входы дешиф ратора 2 Физический адрес А соответствующего блока 1 памяти, а в блоки 1 памяти - базовый адрес А б . ДеуБшифратор 2 осуществляет выборку адресуемого блока 1 памяти, а адрес сло ва в этом блоке 1 памяти составляется из адресов А Б и А. Режим считывания или записи в ОЗУ устанавливается в соответствии с признаком считывания /записн, поступающим на 5 входы 10 и 11 и распределяемым . далее по всем блокам 1 памяти, при. этом информация поступает и выводится из ОЗУ по внешней числовой магистрали 960,Описанные процессы повторяются многократно при различных значениях А н Ас. При этом на информационные входы элемента И 6 и регистра 5 постоянно поступают различные коды, 65 сопровождаемые признаком .коман-, да/данные на входе 22. Как только этот признак примет значени 1 (команда"), а на информационных входах элемента И б появится код команды Перейти в логический блок 1, элемент И бвыдаст разрешающий сигнал на вход 23 регистра 5 и в него будет записан номер нового адресуемого логического блока памяти. Сигнал с выхода элемента И б подается также на выход 24 в качестве осведомительного о воспринятии этой команды. Таким образом, данное ОЗУ работает как обычное ОЗУ с той лишь разницей, что здесь постоянно корректируются. адреса в соответст, вии с принятой структурой адресного пространства.Корректировка адресов производится следующим образом (см.фиг.4).Если А)=00, то прн любом значении старшего разряда адреса А, поступающего на входы 36 и 37, на выходах элементов И 28 н 29 будет код 00, Кроме того, элемент И-НЕ 31 выдаст запрещающий сигнал. на элементы И ЗО. Таким образом, на выходах 17 блока 3 будет код А =00, а на выходах 18 - код Агап=00 и, следовательно, в ОЗУ будет произведено обращение в первый блок 1 памя= ти по адресу ООА (в общую часть всех логических блоков памяти). Если А Ф 00, то при значении старшего разряда адреса А(, равному О, на выходах 17 появится код А =А, а на выходах элементов И 30 - код двух,младших разрядов адреса А, который в связи с закрытием элемейтов И 28 пройдет один через элементы ИЛИ 32 на выходы 18 в качестве адреса А д . Таким образом, в ОЗУ реализуется обращение в собственную часть А -го логического блока памяти, целиком расположенную в блоке 1 памяти с адресом АБр, адрес ячейки в этом блоке А Б А. Если значение старшего разряда адреса А равно 1, то откроются элементы И 28 и закроются элементы И 30 и, таким образом, на выходах 18 код АБ равный А Поскольку при этом элементы И 29 также заблокированы, то А =00. Таким образом, в ОЗУ адресована ячейка одного из блоков 1 памяти 244 по адресу ООАс, принадлежащая дополнительному логическому блоку памяти.В других примерах конкретного выполнения ОЗУ используются иные структурь 3 адресного пространства, что приводит к изменениям только в блоке 3, Так, общая часть всех логических блоков памяти может располагаться в старших адресах первого блока 1 памяти (и не обязательно первого)., вобщем случае общая часть может бытьпроизвольно распределена в пределахнекоторого блока 1 памяти. Однаков системно-техническом отношениивсе эти варианты ОЗУ. равнозначны.Введение в ОЗУ казанных аппаратных средств позволяет существенноувеличить емкость ОЗУ, не изменяяпри этом формата команд ЭВМ. Предель ное увеличение емкости ОЗУ определяется разрядностью адреса ЭВМ и соот Оношением объема памяти, отводимогов ОЗУ под матобеспечение, и предельного объема ОЗУ,допустимого для даннойразрядности адреса при обычных методах адресацяи. Так, адресное поле 15команд ЭВМ ЕСи ЕС(24 разряда, т.е, 3 байта) позволяет иметь.предельный объем ОЗУ равный 16 Мбайт,а ядро операционной системы занимаетоколо 3 Мбайт. Если принять, что 20объем памяти, отводимый под матобеспе.чение, увелиЧится до. 4 Мбайт, то всоответствии с (1), использованиеданного изобретения позволяет увеличить емкость ОЗУ этих ЭВМ в пределе примерно в Зф 2 раз. Таким об 22разом, емкость ОЗУ может быть выбрана практически произвольной, исходяиз реальной потребности в памяти конКретно для каждой модели ЭВМ и соображений экономического характера. Приэтом не нарушается программная совместимость в данной серии ЭВМ, таккак поле адреса команд остается неизмененным. Введение команды фПерейти в логический блок 1 не отражается на схемотехнике других устройств ЭВМ, не вызывает программныхпрерываний и влечет за собой лишьнебольшую доработку (развитие) матобеспечения ЭВМ. В системном плане 40описанное ОЗУ позволяет наращиватьмощность матобес 6 ечения без опасения того, что доля памяти, отводимойпользователям, слишком малаг уменьшение этой доли приводит лишь к более частой смене логических блоковпамяти. Так как корректировка адресов производится комбинационнымисхемами, потери быстродействия приэтом невелики; Использование в укаванных и других ЭВМ предлагаемогоОЗУ позволяет сократить число обращений к внешним ЗУ, что повышает производительность ЭВМ,55формула изобретения1. Оперативное запоминающее устройство содеюжашее блокипамяти,регистр адреса и дешифратор, причем информационные входы и выходыблоков памяти являются одними из информационных входов и информационными выходами устройства, входы выборки блоков памяти подключены к выходам дешифратора, управляющие входыблоков памяти объединены и являютсяодними из управляющих входов устрой"ства, а одни из адресных входов подключены к одним из выходов регистраадреса, о т л и ч а ю щ е е с ятем, что, с целью повышения информационной емкости устройства, оносодержит элемент И, регистр номералогического блока памяти и блок корректировки адреса, причем первые ивторые входы элемента И и регистраномера логического блока памяти являются соответственно другими информационными и управляющими входамиустройства, входы блока корректировкиадреса подключены соответственно кдругим выходам регистра адреса и выходам регистра номера логическогоблока памяти, управляющий вход которого соединен с выходом элемента И, выходы блока корректировкиадреса подключены соответственнок входам дешифратора и другим адресным входам блоков памяти.2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок корректировки адреса содержит группыэлементов И, элементы ИЛИ и элемент И-НЕ, причем выходы элементов И первой группы подключены кодним из входов элементов ИЛИ, выходы элементов И второй группы и выходы элементов ИЛИ являются выходами блока, выходы элементов Итретьей гругпы подключены к другимвходам элементов ИЛИ, выход элемента И-НЕ соединен с первыми входамиэлементов И третьей группы, первыевходы элементов И первой и второйгруппы, а также вторые входы элементов И второй и третьей групп объединены соответственно и являются одними из входов блока, другими выходами которого являются вторые, входы элементов И первой группы, третьи входы элементов И третьей группы и вход элемента И-НЕ,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 636676, кл. 6 11 С 9/00, 1976.2. Шигин А.Г., Дерюгин А.А, Цифровые вычислительные машины (ПамятьЭВМ). М., Энергия, 1975, с.495943844 Составитель В.РудаковРедактор М.Недолуженко Техред Т. Маточка Корректор А.Гриценко лиал ППП Патентф, г, Ужгород, ул тн аказ 5142/62 ВНИИП по 11303Тираж б 22 осударственного коми лам изобретений и от Москва, Ж, Раушск Подписиа СССРтий.наб., д. 4/5