Устройство для сопряжения процессора с группой блоков памяти

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУ БЛИН 51 51)5 С 06 Г 13/ ПИСАНИЕ ИЗОБРЕТЕНИЯ ТОРСКОМУ робков кп. У 31 и Л.С. 8.8) идетельс 06 Г 13/ етельств 06 Г 13/во СССРО, 1984СССРо,ОДЛЯ СОПРЯЖЕЙ БЛОКОВ ПАМЯ 7) Из бретение относится к вычисли- технике и может быть использо построении цифровых систем и данных и цифровых управлятем на основе микроЭВМ. Цель ния - повышение быстродействи ывании информации процессором пы блоков памяти. Для этого в во, содержащее группу буфери телваноб о п работ кщих си обретпри сч з гру строй я к Вычисли быть испольфровых систем овых п авляУстройство 1 (фиг. 1) блок 2 управления, буфер 3 (буферы) данных и счет ячеек памяти, Устройство группой 5 блоков 6 памят ройства с процессором ос через магистраль процесс зан). с одер ые ре ики 4 истры т са язано с в ь устя ется щест ра ( пока вления (фиг, 2)риемопередатчики(устройства), дункциональных у тройство 2 упр содержит канальные 7, регистр 8 адрес шиФратор 9 адресо ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТпО изоБРетениям и отнРытиямПРИ ГННТ СССР(54) УСТРОЙСТВОЦЕССОРА С ГРУППО Изобретение относитсельной технике и можетзовано при построении циобработки данных и цифР У Р щцих систем на основе микроЭВМ.Цель изобретения - повышение быст родействия устройства при считывании информации из блоков памяти группы.На фиг. 1 представлена блок-схема устройства; на фиг, 2 и 3 - функциональные схемы блока управления и буферного регистра данных. 2ных регистров данных, группу регистров управления блоками памяти, блокдешифрации адресов и кЬманд, регистрадреса, узел канальных приемопередатчиков и триггер, введена группа счетчиков адреса ячеек памяти. Устройствобеспечивает работу сопрягаемых блоков памяти в режимах записи, чтения,хранения, а также стирания под управлением процессоров, Для этого устройство в течение циклов чтения, записиили стирания хранит адреса, данные икоманды блоков памяти, которые устанавливаются программным путем. Введение счетчиков адреса ячеек памятипозволяет повысить быстродействие прсчитывании информации процессором изгруппы блоков памяти за счет автоматической смены адреса группы блоковя памяти на следующий после завершенияцикла считывания информационного слова из группы блоков памяти. 2 табл.,3 ил, 1587518 4лов, дешифратор 10 адреса устройства,дешифратор 11 управляющих сигналов,дешифратор 12 регистров команд управления блоками памяти, триггер 13, регистры 14 команд управления блокамипамяти, два дешифратора 15. 1 и 15.2буФеров данных, дешифратор 16 формирователя адреса ячеек памяти. Дешифраторы 9-12, 15 и 16 образуют блок дешифрации адресов и команд,Каждый буферный регистр 3 данных(фиг. 3) состоит из регистра 17 данных, имеющего информационные выходына три состояния, и передатчика 18 15,данных, имеющего информационные выходы на три состояния, информационныевходы и вход разрешения передачи, приэтом информационные входы регистра 17данных соединены с информационными вы ходами передатчика 18 данных и образуют первый информационный вход-выходбуферного регистра 3 данных,.а информационные выходы регистра 17 данныхсоединены с информационными входамипередатчика 18 данных и образуют второй информационный вход-выход буферно.го регистра 3 данных,Устройство также содержит шины 19адреса - данных устройства, выход 20триггера, линии 21 - 23 второй, третьей и четвертой групп выходов блокадешифрации адресов и команд и линии24 группы выходов регистров 14,Работу устройства 1 рассмотрим напримере сопряжения группы 5 блоков па..35мяти с процессором, который обменивается с памятью программ и данных и свнешними устройствами (ВУ) через магистраль. В этой магистрали для передачи адреса и данных используется" один набор линий АДООАД 15. Адресное пространство процессора может бытьрасширено за счет введения до восьмидополнительных линий адреса А 16,, 45,А 23. Предполагается, что устройство предназначено для работы в адресном пространстве внешних устройствпроцессора, поэтому в дальнейшем адрес, передаваемый по линиям магистрали А 16,,А 23, а также АД 13АД 15при рассмотрении работы не учитывает-ся. Это связано с тем, что в магист,рали имеется линия адресации ВУ, которая активируется при обращении, к внеш 551 ним устройствам тогда, когда сигналыадреса на линиях АД 13АД 15,А 16А 23 равны "Лог. 1". Соответствие сигналов управлениямагистрали н предлагаемого устройстваприведены в табл. 1.Пусть для управления одним блоком 6 памяти будет достаточно двух управляющих линий 70 и У 1, с помощью которых можно передать четыре команды (табл. 21.ГНаличие в устройстве 1 буферов 3 данных, счетчиков 4 и регистров 14 позволяет согласовать форматы данных процессора и блоков памяти и в то же самое время "сжать" адресное пространство группы блоков 6 памяти до нескольких адресов в адресном пространстве процессора.Рассмотрим работу устройства в режимах записи информации в блоки 6 памяти и режиме чтения информации из блока 6 памяти.Исходное состояние: при включении источника питания процессор вырабатывает магистральный сигнал "УСТ" (" Сброс" ), который обнуляет триггер 13, регистры 14 и счетчики 4, В этом случае по линиям управления всех блоков 6 памяти пересылается код "00", поэтому работа всех блоков 6 памяти запрещена, Входы-выходы буферов 3 находятся с высокоимпедансном состоянии, так как сигналы с выхода триггера 13 и выходов дешифратора 15.2 пассивны (равны "Лог, 0").Начало циклов обмена "Ввод" и "Вывод" выполняется одинаковым образом. Процессор на магистрали выставляет адрес и сигнал "ВУ", если идет обращение к внешнему устройству. Приемо- передатчики 7 узла находятся в режиме передачи данных с магистрали процессора на внутреннюю магистраль устройства, поэтому адрес с магистрали процессора поступает на входы регистра 8 адреса, при этом на старший разрядный вход этого регистра поступает сигнал "ВУ". После установления адреса процессор устанавливает на магистрали сигнал "ОБМ", который поступает на синхровход регистра 8 адреса, этим самым адрес с магистрали запоминается в регистре 8 на время действия сигнала от процессора "ОБМ". Информация с выхода регистра 8 поступает на вход дешифратора 10. Если процессор адресу ется к одному из функциональных уз 5 158751 лов устройстна, триггеру 13, к одному из регистров 14, к одному из буферов 3 или к одному из счетчиков 4, то на выходе дешифратора 10 появляется сиг 5 нал, разрешающий работу дешифратору 11 и дешифратору 9. Так как с выхода регистра 8 на информационные входы дешифратора 9 поступает код адреса одного из функциональных узлов, то один из выходов этого дешифратора активируется и тем самым разрешает работу одному из Функциональных узлов (триггеру 13 или одному из дешифраторов 12, 151, 15.2, 16). На этом ад ресная часть цикла любого обмена завершается.Цикл "Вывод". В этом цикле процессор после установки на магистрали сигнала "ОБМ." снимает с магистрали адрес 20 и выставляет данные, предназначенные для вывода на магистраль. Эти данные через приемопередатчики 7 поступают на информационные входы функцирнальньж узлов; триггера 13, регистров 14, 25 буферов 3 данных и счетчиков 4. После установления данных на магистрали процессор выставляет сигнал "ДЗП", который для устройства 1 является сигналом "Вывод" устройства 1. Этот сиг нал поступает на вход дешифратора 11 управляющих сигналов, так как работа этого дешифратора разрешена сигналом от дешифратора 10 адреса устройства, то на его Выходе пояВляется сигнал 35 "Ответ" устройства 1. Кроме того, сигнал "Вывод" поступает на стробирукщий вход триггера 13 и входы разрешения дешифраторов 12,15.1 и 16.1. При этом если у дешифратора 9 активирован 40 выход разрешения триггера 13, то запись информации происходит в этот триггер (на его выходе появляется "Лог, 0" или "Лог. 1"), если активирован один из выходов разрешения де шифраторов 12, 15.1, 16,то строб записи появляется на одном из выходов выбранного дешифратора 12, 15.1, 16, причем выбор выхода зависит от кода адреса на информационных входах этого 50 дешифратора, который поступает на информационные входы по группе младших разрядов адреса регистра 8 адреса.Этот строб записи заносит информацию от процессора в соответствукиций ре гистр или регистр 17 буфера данных.Процессор, получив сигнал "Ответ", снимает сигнал "ДЭД", устройство снимает сигнал "Ответ", так как сигнал 8 б"Вывод" устройства снят, процессор снимает данные с магистрали и сигнал "ОБМ". На этом цикл обмена "Вывод" заканчивается,Цикл "Ввод". В этом цикле процессор после установки в активное состояние сигнала "ОБМ" освобождает магистраль адреса данных и выставляет сигнал "ДЧТ", который для устройства 1 является сигналом "Ввод". Хотя в этом цикле может быть адресация к любому иэ регистров устройства, то считываются действительные данные только в том случае, если идет обращение к одному из буферов 3 данных. Рассмотрим этот случай, На входы разрешения дешифратора 15,2 поступают сигналы от дешифратора 9 и сигнал "Ввод", При этом активируется тот выход дешифратора 15.2, код адреса которого находится на информационном входе этого дешифратора. Сигналом с активированного выхода дешифратора 152 разрешается передача информации с магистрали данных блоков 6 памяти через соответствукиций буфер 3 данных на входы уз" ла канальных приемопередатчиков 7. В это же время сигнал "Ввод" поступает на вход дешифратора 11 управляющих сигналов, работа которого разрешена сигналом с выхода дешифратора 10 адреса устройства, Поэтому на выходе дешифратора 11 появляется сигнал "Ответ" и сигнал считывания канальныхФприемопередатчиков 7 узла, которые переключаются на передачу информации с шин 19 на информационный вход-выход устройства 1. 1 анные с выхода одного из буферов 3 данных (тем самым с части магистрали данных блоков 6 памяти) транслируются на магистраль процессора. Процессор, получив сигнал "Ответ" от устройства 1, считывает данные и снимает сигнал "ДЧТ", а тем самым и сигнал "Ввод" с магистрали. Далее уст. ройство 1 снимает сигнал "Ответ", канальные приемопередатчики 7 узла переключаются в исходное состояние, прекращается передача информации через буфер 3 данных. Процессор снимает сигнал "ОБМ" и на этом цикл обмена "Ввод" заканчивается.После считывания данных из старшего буфера 3 данных при снятии сигнала "ДЧТ" процессором по срезу сигнала, подаваемого на счетный вход нулевого счетчика 4 с последнего выхода второго дешифратора 15.2, происходит1587518изменение адреса в магистрали адреса группы 5 блоков памяти на единицу, при этом выбранный для считывания блок 6 памяти автоматически подготав 5 ливается для считывания следующего информационного слова, снимая необходимость в программной предустановке адреса намагистрали адреса блоков 6 памяти перед считыванием очередного 1 р информационного слова, Это также обеспечивает возможность проверки., считыванием после каждого цикла запиф си.15Формула изобретенияУстройство для сопряжения процессора с группой блоков памяти, содержащее узел канальных приемопередатчиков, первый вход-выход которого явля-,ется входом-выходом устройства дляподключения к адресно-информационнымнам магистрали процессора, регистрдреса, триггер и группу регистров ко манд управления, информационные входыкоторых подключены к второму входу-выходу узла канальных приемопередатчикови первым информационным входам-выходам буферных регистров данных группы,вторые информационные входы-выходы которых образуют магистраль данных устройства для подключения к информационным входам-выходам блоков памятигРУппы, и блок дешифрации адРесов и 35команд, информационный вход которогоподключен к выходу регистра адреса,синхровход и информационный вход старшего разряда которого являются соответствующими входами устройства для 4 Оподключения к шинам синхронизации активного устройства и выбора внешнегоустройства магистрали процессора,первый выход и первый, второй входысинхронизации блока дешифрации адресов и команд являются соответствующими выходом и входами устройства дляподключения к шинам ответа, синхронизации ввода и вывода магистрали про-,цессоРа, синхровход триггера соединен 5 Ос входом устройства для подключения1587518 1 О Таблица 1 Сигналмагистрали Источниксигнала Операция в магистрали Сигналустройства цУСТц"Сброс" Процессор Установка в исходное состояниефронт сигнала -признак достоверности адреса, срез -конец обменаВыполняется циклввода данных в процессорВыполняется циклвывода данных иэпроцессораСлужит признакомобращения к регистрам внешнихустройствИнформирует процессор о том, что данные принятые (циклвывод) или данныеустановлены на линиях АД 15АДОО"Выборкауст-ройств" Процессор юУстройствосопряженияили ВУ цОТВц"Ответ" Т а блица 2 Назначение команды Невыбор блока памяти (запрет блока памяти)Чтение информации из блока памяти Запись информации в блок памяти Стирание информации - для блоков памяти на основе ППЗУ О О 1 1 1 О 1 с электрическим стиранием и записью информации Запрет блока памяти - для блоков памятина основе ППЗУ с электрической записью и ультрафиолетовым стиранием информации1587518 Я,цоп едак ррек черявая 421 Зак ирах 566 писн Государственного комитета по изобретениям и открытиям при ГКНТ ССР 113035, Москва, Ж, Раушская наб., д. 4/5 ВНИИПИ оиэводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 СИЯ СЮ Составитель В. ВертлиТехред Л.Сврдюкова