Устройство для адресации буферной памяти

(57) Изоб тельной т зовано для ячеек памя устройств етени хинке посл ти буф ЦелГОСУДАРСТВЕННЫЙ КОМИТЕТП 0 ИЗ 0 БРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 68871/24-24.08.90. Бюл. В 31С. Лупиков1.325(088.8)торское свидетельство СССР57, кл . С 06 Р 12/00, 1985рское свидетельство СССР55, кле С 06 Р 12/00, 19874) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИПАМЯТИ относится к вычисли и маждет быть исполь едовательной адресации ерного запоминающегоизобретения - упрощение устройства.Устройство содержит счетчики 13,5, мультиплексор 2, группу регистров 4,4 регистр 6, дешифратор 7, элементы ИЛИ 8 и 9, элементы 10 и 11 задержки, вход 12 синхронизации, входы 13 загрузки данных, входы 14 синхронизации загрузки, входы 15 загрузки адреса, выходы 16 адреса, выход 17 признака окончания цикла, Устройство позволяет в системах обработки данных с общим полем (блоком) памяти формировать адрес обращения к буферной памяти, которая может представлять собой как постоянную и непрерывную часть блока памяти, так и ряд буферных зон, разнесенных меж- й ду собой в блоке памяти системы обработки данных. 1 ил.Изобретение относится к вычислительной технике и может быть использовано в качестве формирователя адре са буферного запоминающего устройствадля последоватаьной адресации ячеекпамяти,Цель изобретения - упрощение устройства.На чертеже приведена структурная 10схема устройства.Устройство содержит первый счетчик,1, мультиплексор 2, второй счетчик 3,группу регистров 44, третийсчетчик 5, регистр 6, дешифратор 7, 15элементы ИЛИ 8 и 9, элементы 10 и 11.задержки, вход 12 синхронизации,входы 13 загрузки данных, входы 14синхронизации загрузки, входы 15 загрузки адреса, выходы 16 адреса и выход 17 признака окончания цикла.Устройство работает следующим образом.Устройство имеет два режима работы, а именно: режим загрузки адресуемых регистров и режим формированияадресов обращения,В режиме загрузки в,группу регистров 44производится запись.кодов начальных адресов зонблока памяти, отведенных для буферного запоминающего устройства и ихинформационных объемов, а в регистр 6заносится код количества используемыхв данном сеансе обмена регистров354 4.В режиме загрузки каждого из регистров 4,4и регистра 6 навходы 13 и 15 устройства устанавливаются соответственно данные, загружаемые в регистр, и его адрес в сопровождении сигнала по входу 14 синхронизации загрузки. Запись данных в указанные регистры производится выходнымисигналами дешифратора 7. В каждый из . 45регистров 44 группы записываетсякод начального адреса 1-йп-й зоныблока памяти, отведенной для буфера,и ее информационный объем, а в регистр6 заносится код количества используемых в данном Сеансе обмена регистров4,4, который затем переписывается сигналом по входу 14 синхронизации,прошедшим элемент ИЛИ 9 и элемент 11задержки, в счетчик 5. В этом режиме55последовательность загрузки регистровдолжна быль такова: регистр 6, регистр4 с кодом начального адреса и объемапервой буферной зоны, регистр 4 с кодом начального адреса и объема второй зоны блока памяти и т.д. В счетчик 1 данные (код начального адреса буферной зоны) записываются сигналом с входа 14 синхронизации загрузки, прошедшим элемент ИЛИ 8 и элемент 10 задержки. Этим же сигналом записывается код информационного объема в счетчик 3, По окончанию режима загрузки устройство готово к работе в режиме формирования адресов обращения к блоку памяти.Исходным для этого режима является состояние, при котором в счетчике 5 хранится код числа используемых регистров 4 4группы, в счетчикеф1, т.е. на адресных выходах 16 устройства установлен код начального адреса первой буферной зоны, а в счетчике 3 - информационный объем первой буферной зоны блока памятиПри необходимости модификации адреса по входу 12 синхронизации поступает сигнал, который добавляет единицу к содержимому счетчика 1 и уменьшает на единицу содержимое счетчика 3, в котором фиксируется код текущего объема первой зоны буферной памяти.Формирование последующих адресов обращения для первой буферной зоны производится в устройстве аналогично.По окончании формирования адресов первой буферной зоны на выходе заема счетчика 3 появляется сигнал, который уменьшает на единицу содержимое счетчика 5. 11 ри этом выходные сигналы счетчика 5, воздействуя на адресные входы мультиплексора 2, подключают к информационным входам счетчиков 1 и 3 выходные сигналы регистра 4, в котором хранится соответственно начальный код адреса иинформационный объем второй буферной зоны. Сигнал заема счетчика 3 проходит через элемент ИЛИ 8 и элемент 10 задержки и записывает в счетчики 1 и 3 соответственно код начального адреса и информационный объемвторой буферной зоны. Формирование адресов второй буферной зоны и переходк последующим буферным зонам в устройстве производится аналогично,По окончании формирования адресов обращения буферной памяти на выходе заема счетчика 5, т.е, на выходе 17 управления, появляется сигнал, свидетельствующий об окончании цикла Формирования адресов. Этот сигнал через элемент ИЛИ 9 и элемент 11 задержки переписывает из регистра б в счетчикУстройство для адресации буферной памяти, содержащее дешифратор, группу регистров, регистр, два элемента ИЛИ, первый элемент задержки, мультиплексор и три счетчика, информационный вход и вход синхронизации дешифратора соединены с входами загрузки адреса и синхронизации загрузки устройства соответственно, выходы дешиф 35 Составитель А. БаркинаТехред Л.Сердюкова Корректор М, Кучерявая Редактор Н. Яцола Заказ 2421 Тираж 560 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 5 158751 5 код количества используемых регистров 44группы.После выполнения записи в счетчик 5 из регистра 6 данных сигналом с выхода элемента 10 задержки (сигналом5 заема счетчика 3, прошедшим элемент ИЛИ 8 и элемент 10 задержки) производится запись информационного объема и начального адреса первой буферной зоны соответственно - счетчики 3 и 1,Для нормальной работы устройства величины задержек распространения сигналов на элементах 10 и 11 должны удовлетворять условиям; величина задержки распространения сигнала на элементе 11 задержки должна быть больше длительности сигнала по входу 12 синхронизации (длительности сигнала заема счетчика 3); величина задержки распространения сигнала на элементе 10 задержки должна быть больше суммы времен задержки распространения сигналов на элементе 11 задержки, счетчике 5 (по информационным входам записи) и 25 задержки срабатывания мультиплексора 2. Ф о р м у л а и з о б р е т ен и я30 ратора соединены с входами записи регистра и регистров группы, информаци,онные входы которых соединены с входом загрузки данных устройства, выходы регистров группы соединены с информационными входами мультиплексора,первый выход которого соединен с информационным входом первого счетчика,выход которого является адресным выходом устройства, входы считыванияпервого и второго счетчиков соединены с входом синхронизации устройства, а входы записей первого и второгосчетчиков соединены с выходом первого элемента задержки, вход которогосоединен с входом синхронизации загрузки устройства и с первым входомвторого элемента ИЛИ, информационныйвход третьего счетчика соединен с выходом регистра, информационный выходтретьего счетчика соединен с адресным входом мультиплексора, о т л ич а ю щ е е с я тем, что, с цельюупрощения устройства, оно содержитвторой элемент задержки, вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединенс выходом устройства признака окончания цикла и выходом заема третьегосчетчика, вход записи которого соединен с выходом второго элемента задержки, а вход вычитания - с входом заемавторого счетчика и вторым входом пер"вого элемента ИЛИ, счетный вход второго счетчика соединен с входом синхронизации устройства, а информационный вход второго счетчика соединен свторым выходом мультиплексора.