Устройство для контроля дешифраторов адреса запоминающих блоков

ГО П-Й"С-А Н И ЕИЗОБРЕТЕНИЯ Союз Советских Социалистицеских Республик(4 б) Дата опубликования описания 17.05.77(51) М. Кле 61 С 29/00 Государственный комитет Совета Министров СССР по делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДЕШИфРАТОРОВ АДРЕСА ЗАПОМИНАЮЩИХ БЛОКОВ Изобретение относится к области запоминающих устройств.Известное устройство для контроля дешифраторов адреса запоминающих блоков содержит дополнительные сердечники и элементы И 11. Недостатком этого устройства является то, что оно не охватывает контролем накопитель и диодный дешифратор,входяший в его состав.Наиболее близким к предлагаемому является устройство для контроля дешифраторов адреса запоминающих блоков, содержащее датчики контрольных сигналов, выполненные на сердечниках и подключенныек усилителям, и элементы И, управляющие 15входы которых соединены с блоком управления 2,Недостатками этого устройства являетсяналичие ложного сигнала на его выходепри разнесении фронтов токов по координатам Х и У, компенсационный режим работысердечников в координатах Х и У, что требует их подбора по величине коэрцетивнойсилы и времени переключения, нечувствительность к одновременному отсутствию то ков обеих координат накопителя, что снижает достоверность контроля, а также надежность устройства,Целью изобретения является повышениенадежности устройства.Это достигается тем, что устройство содержит элементы НЕ-И и триггеры, входытриггеров подключены к выходам одних элементов И, входы которых соединены с выходами соответствующих усилителей выходытриггеров подключены ко входам соответствующих элементов НЕ-И, выходы которых через другие элементы И соединены свыходами устройства.На чертеже изображена структурнаяэлектрическая схема устройства дпя контроля дешифраторов адреса запоминающихблоков, в которых выборка адресов осуществляется, например, по двум коор динатам Хи У,Устройство содержит датчики 1 и 2контрольных сит налов, соответственно покоординатам Х и У, выполненные на сердечниках, обмотки которых подключены кматнитному накопителю 3, связанному с3дешифраторами адреса 4 и 5 соответственно по координатам Х и У, блок управления6, усилители 7 и 8, элементы И 9-12,триггеры 13-16, элементы НЕ-И 17 и18, элементы И 19 и 20. Входы триггеров 13-16 подключены соответственно квыходам элементов И 9-12, входы которых соединены с выходами усилителей 7и 8. Выходы триггеров 13-16 подключенык соответствующим входам элементов НЕ-И17 и 18, выходы которых через элементыИ 19 и 20 соединены с выходами устройства 21 и 22, Управляюшие входы всех элементов И соединены с блоком управления 6.Работа устройства происходит следующимобразом.При наличии токов в каждой из координат Х и У накопителя 3 в тактах считывания и записи на выходах усилителей 7 и 8появляются сигналы вследствие перемагничивания сердечников датчиков 1 и 2. Блок6 вырабатывает стробирукяцие сигналы навремя перемагничивания сердечников, открывающие элементы И 9, 10 в такте считывания и элементы И 11,12 в такте записи, Таким образом, в такте считываниявыходной сигнал усилителя 7 проходит через элемент И 9 и устанавливает в "единичное" состояние триггер 13, а сигналусилителя 8 проходит через элемент И 10и устанавливает в "1" триггер 14, чтосоответствует наличию токов как в координате"Х", так и в координате У. При этомна выходе элемента НЕИ 17 сигнал соответствует, что приводит к отсутствию ситнала на выходе 21 в момент опроса элемента И 19 сигналом блока 6,Аналогично в цикле записи при наличииобоих токов по координатам Х и У устанавливаются в единичное состояние триггеры15 и 16, что обусловливает отсутствиесигнала на выходе элемента НЕ-И 18 ина выходе 22 устройства.В случае нарушения работы дешифраторов 4 и 5 , при котором один или обакоординатных тока будут в такте записи или считывания отсутствовать соответствующие триггеры 13 16 окажутся в нулевом состоянии и на выходах 21 или 22появится сигнал отказа.Сброс триггеров 13-16 может производиться ситналом блока 6 одновременнос анализом состояния элементов НЕ И 17и 18.Таким образом, использование предла О гаемого устройства для контроля дешифраторов адреса запоминающих блоков позволяет повысить точность определения неисправностей при отсутствии затрат по подбору сердечников и значительно расширить 15 число типов контролируемых запоминающихблоков. Все это позволяет уменьшить стои-мость оборудования для контроля дешифраторов адреса примерно вдвое.20формула изобретенияУстройство дпя контроля дешифраторовадреса запоминающих блоков, содержащее датчики контрольных сигналов, подключенные к усилителям, и элементы И, управляющие входы которых соединены с блоком управления, о т л и ч а ю ш е е с я тем, что, с целью повышения надежности устройства, оно содержит триггеры и элементы НЕ-И, входы триггеров подключены к выходам одних элементов И, входы которых соединены с выходами соответствующих усилителей, выходы триггер ов подключены ко входам соответствуюших элементов НЕ-И, выходы которых через другие элементы И соединены с выходами устройства.Источники информации, принятые во 4 О внимание при экспертизе:1 Авторское свидетельство424151,М, Кл. 611 С 29/00, 1972.2. Великовский М. В. Некоторые вопросы аппаратного контроля дешифраторов 45 ЗУ. ИТМ, ВТ, 1970, с. 13-30 (прототип).Заказ 466/25 Тираж 762 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж 35, Раушская наб., д. 4/5 филиал ППП фПатентф, г, Ужгород, ул. Проектная, 4,