Параллельный накапливающий сумматор

(19) (111 ПИСАНИЕ ИЗОБРЕТА ВТОРСКОМУ СВИДЕТЕЛЬСТВУ и операции слож я и вычитани атных и дополнавленная цельо параллельный ержащии пав и одержит ппы эле12-14,то, с торы 1 ров 8, И 9, гр менты И 7 и триветствую герь щими свяОСУДАРСТВЕННЫЙ НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМРИ ГКНТ СССР(71) Специальное конструкторскотехнологическое бюро МодульВинницкого политехнического института и Винницкий политехнический институт(56) Авторское свидетельство СССР1013947, кл. С 06 Р 7/50, 1981.Авторское свидетельство СССР1495782, кл. С 06 Р 7/38, 17.12.87 (54) ПАРАЛЛЕЛЬНЫЙ НАКАПЛИВАИЩИЙ СУММАТОР(57) Изобретение относится к вычисли тельной технике и может быть использовано в специализированных вычислитсльных машинах и цифровых устрой 7 н,р(51)5 0 06 Р 7/50, 7/4 2ствах роботизированных систем управления для сложения и вычитания чисел 1 как в двоичной системе счисления, так и в системе счисления с иррацио. нальным основанием -2, представленных в прямых, обратных и дополнительных кодах, а также для обработки векторной информации. Цель изобретения - расширение функциональных возможностей, заключающееся в выполнечисел в прямых, обр тельных кодах, Пост достигается тем, чт накапливающий сумма одноразрядные сумма группу мультиплексо группу элементов ИЛ ментов И 10,11, эле мультиплексоры 16,1 18, 9 знака с соот зями, 2 ил,7 вИзобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения и вычитания чисел как в двоичной системе счисления, так и в системе .счисления с иррациональным основанием 2, представленных в прямых, обратных и дополнительных кодах, а также для обработки векторной информации,Цель изобретения - расширениефункциональных возможностей за 15счет выполнения операций сложенияи вычитания чисел в прямых, обратныхи дополнительных кодах,На фиг.1 представлена схема параллельного накапливающего сумматора; 20на фиг,2 - схема одноразрядного сумматора. Сумматор (фиг.1) содержит одноразрядные сумматоры 1, -1входы 2, - 25 2,разрядов числа сумматора, вход 3 разрешения считывания сумматора,входы 4и 4разрядов установкизнака сумматора, вход 5 задания вида операции сумматора, вход 6 задания 30 вида основания сумматора, выходы 7 - 7 разрядов сумматора, группу мультиплексоров 8, группу элементов ИЛИ 9, первую и вторую группы элементов И 10 и 11, первый, второй и третий элементы И 12-14 соответственно, вход 15 задания режима сумматора, первый и второй мультиплексоры 16 и 17,первый и второй триггеры 18 и 19140Одноразрядный сумматор 1 (шиг,2) .содержит вход 20 переноса одноразрядного сумматора, выход 21 переноса одноразрядного сумматора, триггер 22, первый и второй элементы И 23 и 45 24, первый и второй сумматоры 25 и 26 по модулю дна, элемент ИЛИ 27, прямой и инверсный выходы 28 и 29 суммы одноразрядных сумматоров соот.ветственно.50Параллельный накапливающий сумма -тор предназначен для суммиронания как двоичных, так и для суммирования векторов, представленных в двоично-коди 55 рованной позиционной системе счисле"3ния с основанием 12, В этой системе счисления любой вектор Х представляется в виде Х = х(ч 2) +х,-, + (12)Учитывая, что веса разрядов данного кода являются последовательностью степеней основания .216 -2, 16 ,.. 2, -2,1,четные степени которой представляютсобой веса разрядов двоичного кода, анечетные - веса разрядов двоичного1кода, умноженные на 12, то выражение(1) можно записать какЬ- Н Х = -2, х 2. + , х 2 , (2)1 Огде величины принимают значения:х, х к 10,3;; ф,3,5. п);162,4,6 п Первый член формулы (2) составля.ет сумму нечетных разрядов кода, авторой член - сумму четных разрядовкода с основанием Т,Особенностью является то,что кодс оснонанием -2, используемый длязаписи вектора, единый и в то жевремя члены выражения (2) независимы друг от друга. Это позволяетпри сложении двух векторов осуществлять параллельное и независимоесложение составных частей векторов.Если в 1-х разрядах (четных илинечетных) слагаемых имеются единицыТто единица переноса поступает в(+2)-й разряд кода, в отличие оттрадиционной двоичной системы счисления, где единица поступает в(1) и разряд,Сумматор (фиг,1) может работатьв двух режимах, Перный режим сложения и вычитания операндов, представленных в коде с основанием -2 и второй режим сложения и вычитания придвоичном представлении операндов,Первый режим обеспечивается наличием на входе 6 сумматора сигналаЛог.1, а второй режим - сигнала"Лог,0",Предлагаемый сумматор способен вукаэанных режимах дополнительно выполнять.сложение операндов н обратных и дополнительных кодах, а также15874 ные коды.Параллельный накапливающий сумматор при сложении операндов с иррациональным основанием в ,2 в прямом коде работает следующим образом. Суммированию чисел предшествует установка сумматора в исходное (нулевое) 10 состояние (цепи установки в нуль не показаны). После этого подают единичный сигнал на входы 5 и 6 сумматора. На входе 15 сумматора устанавливается нулевое состояние. Присутствие 15 на входе 6 единичного сигнала обеспечивает коммутацию в -и разряде сигнала переноса, поступившего с одноразрядного сумматора (-2)-го разряда, а на входе 5 - операцию сложения, 20 Сумматор готов к сложению операндов в кодах с иррациональным основанием. Первое слагаемое, например 11111101, присутствующее на входах 2 сумматора, при появлении сигнала считывания .на входе 3 записывается в триггеры 22 одноразрядных сумматоров 1, поскольку единицы слагаемого будут присутствовать на выходах первого сумматора 25 по модулю два, а следовательно, и 30 на управляющих входах счетных триггеров 22. Затем на входы 2 сумматора поступает код второго слагаемого, например 0111001, и с этого момента начинается процесс суммиРования четных (х,= 1111 и х = 1101) и нечетных (у=1110 и у =001) разрядов параллельно (одновременно) и независимо друг от друга. При этом на первом этапе (до поступления импульса считы вания) формируются в каждом одноразрядном сумматоре 1 переносы с учетом состояния триггера 22 информации на входе 2. соответствующего разряда и переноса с (-2)-го разряда.На втором этапе окончательно в счетных триггерах 22 всех разрядов г Формируется сумма. Работа -го разряда сумматора в режиме сложения, при котором на входе 5 присутствует потен циал "Лог,1", поступающий на первый вход второго сумматора 26 по модулю два, протекает следующим образом. Если на входе 2 .- го разряда у,=1, а на вход переноса д-го одноразрядного 55 сумматора 1 через мультиплексор 8 ипоступает единица переноса П; = 1 из (д)-го разряда, то при совпадении двух сигналов на входе первого 45 ЭПри сложении максимальных положительных чисел единицы переноса (и)- го и и-го разрядов поступают соответственно в (и+1)-й и (и+2)-й разряды,производить преобразование отрицательных чисел в обратныс и дополнитель 96 6сумматора 25 по модулю два на его11 и выходе формируется потенциал Лог,О, который поступает на управляющий вход триггера 22, Одновременно на выходе первого элемента И 23 Формируется потенциал пЛог.1 , который через элемент ИЛИ 27, как единица переноса, распространяется в сторону старшего (+2)-го разряда. Импульс считывания, появившийся на входе 3, не изменяет состояние триггера 22, так как на его управляющем входе присутствует "Лог,О", Если на вход .-го одноразрядного сумматора поступают сигналы П; = 0 и у = 1 или П = 1 и у, = О, то на выходе первого сумматора 25 по модулю два формируется потенциал "Лог.1", который поступает на управляющий вход триггера 22 и на первый вход второго элемента И 24, При этом если триггер 22 находится в еди.- ничном (нулевом) состоянии, то с его инверсного выхода на второй вход второго сумматора 26 по модулю два поступает потенциал "Лог.1" ("Лог,О") и на его выходе формируется потенциал пЛог.1 (пЛогОп), который поступает на второй вход второго элемента И 24.При совпадении (не совпадении) двух "Лог.1" на входе второго элемента И 24 и на его выходе формируется потенциал Лог. 1 ( Лог,О") и на выходе элемента ИЛИ 27 -го разряда формируется сигнал переноса П= 1 (П; = 0) и (-2)-й разряд сумматора. При поступлении по входу 3 счетного импульса триггер 22 1-го разряда переключается в противоположное состояние. Если на вход -го разряда поступают сигналы П = О и у; = О, то на выходе первого сумматора 25 по модулю два формируется потенциал Лог,О". При этом на выходе элемента ИЛИ 27 формируется сигнал переноса П; = 0 в (д)-й разряд, а триггер 22 -го разряда не реагирувт на поступление счетного импульса и сохраняет свое состояние. Рассмотренная работа -го пазряда сумматора в режиме сложения и-разрядных чисел с иррациональным основанием 12 одинакова как для четных, так и нечетных разрядов.20 Если при подаче на вход 2 -го разряда у,1 по входу переноса поступает сигнал заема х;= 1 из (1-2)-го разряда, то при совпадении двух сигналов на входе первого сумматора 25; по модулю два на его выходе формируется потенциал Лог.О который поступает на управляющий вход триггера 22,. Одновременно на выходе первого элемента И 23; форми-. 55 50 в которых, как и в триггерах 18 и 19 знака, до суммирования записана нулевая информация, Результат суммы с прямых выходов триггеров 22 через эле 5 менты И 10,к вторым входам которых подсоединены инверсные выходы триггеров 18 и 19, и через элементы ИЛИ 9 поступает на выходы 7 сумматора.При сложении двоичных операндов (второй режим работы) в отличие от рассмотренного режима единицы переноса -х одноразрядных сумматоров поступают на вторые информационные входы (.+1)-х мультиплексоров 8 (а не на первые информационные входы (х+2)-х мультиплексоров 8). Кроме того, во втором режиме работы к входу 6 прилагается потенциал "Лог,О". Разрядность двоичных операндов равна и+1 разрядам. В остальном процедура операции сложения на всех этапах аналогична описанной,Рассмотрим работу параллельного накапливающего сумматора в режиме 25 вычитания в кодах с иррациональным основанием 42". В этом режиме сумматор перед операцией также устанавливается в исходное состояние (нулевое состояние), после чего на вход 5 по дается нулевой потенциал, а на вход 6 - единичный потенциал и на входе 15 устанавливается единичное состояние. Затем в триггеры 22 сумматора записывается и+2 разрядное уменьшаемое путем подачи на его входы 2 с последующим приложением импульса считывания на вход 3Процесс вычитания, как и сложения, происходит одновременно, независимо и одинако во среди четных и нечетных разрядов и начинается в момент приложения к входам 2 сумматора и+2-разрядного вычитаемого, Уменьшаемое и вычитаемое представлены в прямых кодах. По 45 аналогии со сложением вычитание удоб- . но рассматривать на основе работы д-го разряда сумматора. руется потенциал "Лог.", которыйчерез элемент ИЛИ 27 по выходу переноса как единица заема г, = 1распространяется в сторону (+2)-горазряда. Триггер 22; сохраняет своесостояние. Если на вход -го разряда поступают сигналы к, = О и у;оде первого сумматора 25, по модулюдва формируется потенциал "Лог.",который поступает на управляющийвход триггера 22 и первый вход второго элемента И 24 . Если триггер находится в единичном (нулевом) состоянии, то с его инверсного выхода навторой вход второго сумматора 26,по модулю два поступает потенциалЛог, О" (Лог. 1 п) и на его выходеформируется потенциал пЛог, О (Лог.1 ), который поступает на второйвход второго элемента И 24, При несовпадении (совпадении) двух "Лог.1"на входе второго элемента И 24; наего выходе формируется потенциал"Лог.О" (Лог,1) и на шине переноса формируется сигнал заема г, = О(г; =1). В момент поступления повходу 3 счетного импульса триггер 22переключается в противоположное состояние.При вычитании в прямом коде, в случае, когда уменьшаемое меньше вычитаемого, возникают заемы в триггеры18 и 19 знака, предварительно установленные в нулевое состояние, которые в виде единиц заема распростра-,няются в мультиплексоры 16 и, 1 7.С их помощью триггеры 18 и 19 устанавливаются в единичное состояние,которое означает, что соответствуюиие разряды отрицательные, Возможныслучаи, когда единица заема в знаковые триггеры возникает только в нечетных или только в четных разрядах,тогда соответственно только триггер19 знака или только триггер 18 знакаустанавливаются в единичное состояние. Для получения результата вычитания на выходах 7 в прямом коде,поскольку в триггерах 22 фиксируется в данном случае разность чиселх и у в дополнительном коде, необходимо вычесть единицу из самогомладшего нечетного (первого) разряда сумматора при отрицательных четных разрядах, или из самого младшего четного (второго) разряда при отрицательных четных разрядах и вмес 1587496 1 Оте иэ нечетного и четного (первогои второго) разрядов при отрицательном результате, Ввиду того, что вход15 в режиме вычитания находится вединичном состоянии, то единичныесигналы триггеров 18 и 19 знакапоступают соответственно на первый ивторой информационные мультиплексоры8 второго и первого разрядов, в первом случае через последовательно соединенные элементы И 12 и 14, а вовтором случае - через элементы И 13,А затем происходит вычитание из записанного в триггерах 22 дополнительного кода результата единицы заема четных и нечетных разрядов или двух единиц заема для обеих групп разрядовпосле подачи на вход 3 импульса считывания, 20 Результат вычитания снимают с инверсных входов триггеров 22, если все разряды отрицательные, или с прямых выходов - если все разряды положительныеВ том случае, когда одна группа разрядов отрицательная, адругая - положительная, отрицательные разряды снимаются с инверсных выходов, а положительные - с прямых выходов триггеров 22, При вычитании30 двоичных и+2 разрядных операндов заем единицы -го разряда сумматора делается в (х+1)-м разряде, т.е. слева стоящем. Для обеспечения этого мультиплексоры 8 подключают к входу 35 переноса -го одноразрядного сумматора выход переноса из (1-1)-го разряда.Отличие операции вычитания двоичных операндов состоит в том, что40 всегда оба триггера 18 и 19 знака устанавливаются в единичное состояние (когда уменьшаемое меньше вычитаемого) и в том, что на входе 6 присутствует сигналЛог,О , Для получения результата вычитания в прямом коде необходимо вычесть единицу заема из самого младшего разряда. Так как на первом входе элемента И 14 присутствует потенциал "Лог.О", то 50 единица заема с выхода триггера 19 знака через элемент И 13 распростра- нится только в первый разряд сумматора. В остальном процесс вычитания ничем не отличается от ранее рассмотренного. При этом если рсзультат вычитания отрицательный, то его прямой код снимается с инверсных выходов триггеров 22 сумматора, в противномслучае - с прямых выходов тех жетриггеров,Параллельньц сумматор можно использовать для преобразования прямыхкодов отрицательных чисел в обратныеи дополнительные коды, Для полученияобратного кода отрицательного числав счислении с иррациональным основанием Г 2 необходимо триггеры 18 и 19знака установить в единичное состояние, а на входы 2 (и+2)-х разрядовподать прямой код числа, на входы5 и 6 сигнал "Лог." и через времясрабатывания сумматора 25 по модулюдва подать на вход 3 импульс считы-,вания, При этом на выходах 7 сумматора будет присутствовать обратныйкод исходного операнда, Преобразование отрицательного числа в дополнительный код состоит в том, что после записи числа в сумматор необходимо на вход 5 подать нулевой сигнал,а к входам 2 первого и вторрго разрядов (к младшему нечетному и четномуразрядам) сумматора приложить двеединицы заема. После чего через промежуток времени, равный или большевремени задержки информации на первомсумматоре 25 по модулю два, на вход3 подать импульс считывания,По истеченци времени заема на входах 7 параллельного накапливающего сумматора будет присутствовать дополнительный код отрицательного чис- а ла. В том случае, когда нечетные раз-, ряды отрицательные, а четные - положительные и наоборот, то в единичное состояние устанавливается триггер 19 знака, а триггер 18 знака - в нулевое и наоборот: триггер 19 знака. устанавливается в нулевое состояние, а триггер 18 знака - в единичное.В данном случае процесс получения обратного кода числа аналогичен ранее рассмотренному. Отличие состоит в том, что обратный код положительных разрядов снимается с прямых выходов триггеров 22, а отрицательных - с инверсных выходов тех же триггеров.Для образования дополнительного кода в этом случае необходимо приложить единицу заема ко входу 2 первого или второго разрядов сумматора в зависимости от состояния триггеров 18 и 19 знака и при нулевом сигнале20 на вход 5 подать импульс считывания на вход 3. Следует отметить, что дополнителыплй код отрицательногоФчисла можно получить путем установки входа 15 в единичное состояние, тогда при нулевом сигнале на входе 5 в качестве единиц заема будут выступать выходные сигналы прямых выходов триггеров 18 и 19 знака, которые через элементы И 12-14 поступают соответственно на входы заема второго и первого одноразрядных сумматоров.Преобразование отрицательных двоичных чисел в обратный и дополнительный коды аналогично рассмотренному преобразованию. Отличие состоит в том, что для получения дополнительного кода двоичного числа на вход 6 подается нулевой потенциал.Предлагаемый сумматор может выполнять операцию сложения с числами, представленными в прямых, обратных и дополнительных кодах, как при двоич ном представлении операндов, так и в счислении с иррациональным основанием -Г 2, При этом возможны следующие варианты представления операндов х и и у, когда первое слагаемое представ О лено в прямом коде, а второе в дополнительном и обратном коде, когда оба слагаемых положительные (обратный и - дополнительный коды совпадают с прямым), то этот вариант рассмотрен ра- . нееЕсли второй операнд - отрицаТельный, то после записи в триггеры 22 первого операнда на входы 2 разрядов сумматора поступает обратный или дополнительный код второго сла О гаемого. При этом для обратного кода вход 15 устанавливается в нулевое состояние, для дополнительного - в единичное состояниеЕсли отрицательный операнд поступает в двоичном ко де, то оба триггера 18 и 19 знака устанавливаются в единичное состояние.В том случае, когда второй опе. ранд - число с иррациональным основа 50 нием 2, то в зависимости от знака соответствующей группы разрядов (четных и нечетных) триггеры 18 и 19 знака устанавливаются в соответствующее состояние, На входе 5 при этом должен присутствовать сигнал "Лог.1", так как выполняется операция сложения Далее по входу 3 поступает импульс считывания и триггеры 22 устанавливаются в состояние, соответствующее числам х и у. Если второй операнд был задан в обратном коде, то результат суммирования в прямом коде снима- ют для двоичных кодов аналогично выдаче результата при вычитании в прямых двоичных кодах, а для чисел с иррациональным основанием -2 - аналогично вычитанию в прямых кодах с иррациональным основанием -Г, Когда второе слагаемое задано дополнительным кодом, то после установки триггеров 22 в положение, соответствующее сумме чисел х и у,необходимо подать на вход 5 потенциал Лог, О (операция вычитания) . При сложении двоичных операндов единица переноса поступает через элемент И 13 на мультиплексор 8 первого разряда, на входах 2 - "Лог,О", В режиме вычитания происходит вычитание единицы переноса из самого младшего разрядаС поступлением нового импульсасчитывания на выходах 7 получается результат суммирования в прямом коде. Для кодов с иррациональными основаниями в зависимости от знака.соответствующей группы разрядов единица переноса поступает в соответствующий младший разряд, а при обоих отрицательных группах разрядов поступают две единицы переноса во второй и первый разряды, Это происходит аналогично переводу отрицательных чисел с иррациональным основанием -2 в дополнительныекоды.Формула изобретенияПараллельный накапливающий сумматор, содержащий и+2 одноразрядных сумматора (и - разрядность числа) и группу мультиплексоров, причем входы разрядов числа сумматора соединены с входами слагаембго соответствующих одноразрядных сумматоров, входы переносов которых соединены с выходами соответствующих мультиплексоров группы, управляющие входы которых объединены и соединены с входом задания вида основания сумматора, вход разрешения считывания которого соединен с соответствующими входами одноразрядных сумматоров с первого по (и+2)-й, выход переноса Е-го одноразрядного сумматора Ь = 1п) соединен с первым информационным входом (+2)-го мультиплексора группы и с вторым информационным входом (1 с+1) 15874961314го мультиплексора группы, выход переноса (п+1)-го одноразрядного сумматора соединен с вторым информационным входом (и+2)-го мультиплексора группы, 5 первый информационный вход первого мультиплексора группы соединен с входом нулевого потенциала сумматора, вход задания вида операции которого соединен с соотнетстнующими входами 1 О одноразрядных сумматоров с первого по (и+2)-й, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей за счет ныполнения операций сложения и вычитания чисел в прямых, обратных и дополнителыых кодах, он содержит группу элементов ИЛИ, первую и вторую группу элементов И, с первого по третий элементы И, первый и вто рой мультиплексоры, первый и второй триггеры знака, причем прямой и инверсный ныходы первого триггера знака соединены соответственно с первыми входами четных элементов И второй и первой групп, прямой и инверсный выходы .второго триггера знака соединены соответственно с первыми входами нечетных элементов И второй и первой групп, прямые и инверс-, 30 ые выходы сумм одноразрядых сумматоров с первого по (и+2) - й соединены с вторыми входами соответствующих элементов И соответственно перВои и Второи ГРУпп ВыхОДы которых 35 соединены с первыми и вторыми входами соответствующих элементов 1 ИИ группы, выходы которых являются выходами щ разрядов сумматора, прямые выходыпервого и второго триггеров знакасоединены соответственно с первымивходами первого и второго элементовИ вторые входы которых объединены и соУединены с входом задания режима сумматора, вход задания вида основаниякоторого соединен с управляющими входамипервого и второго мультиплексоров и спервым входом третьего элемента И,второй вход и выход которого соедине-.ны соответственно с выходом первогоэлемента И и с первым информационнымвходом второго мультиплексора группы, выход нторого элемента И соединенс вторым информационным входом первого мультиплексора группы, выходпереноса (и+1)-го одноразрядного сумматора соединен с первым информациОнным входом второго мультиплексора,выход которого соединен с информациОнным входом второго триггера знака,выход переноса (и+2)-го одноразрядного сумматора соединен с вторым информационным входом второго мультиплексора и с первым и вторым информационными входами первого мультиплексора, выход которого соединен с информационным входом первого триггера знака, входы разрешения первогои второго триггеров знака соединеныс входом разрешения считывания сумматора, входы разрядов установкизнака которого соединены с входамиустановки в "1" соответствующихтриггеров знака,