Двухразрядный сумматор в коде “м из n

ОП ИСАНИЕИ ЗОБ.РЕТЕ Н ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик оц 980092(51)М. Кл. С 06 Г 7 Й 9 3 Ьеударств 81 иый камитет СССР ао делам изебретеиий и открытий(72) Автор изобретения В. А. Гуменюк с " .рте.111Киевский ордена Трудового Красного Знамен 1 институт,инженеров гражданской авиации(54) ДВУХРАЗРЯДНЫЙ СУММАТОР В КОДЕ "М ИЗ М" 1Изобретение относится к вычислительной технике и предназначено для сложения и вычитания чисел, представленных в коде "М из й", где Й - количество позиций в кодовом .слове; М 1 Юколичество единиц" в кодовом слове.Известен двухразрядный сумматор в коде "2 из 5", содержащий блок местного управления, преобразователи кодов операндов, матрицы элементов И, блоки коррекции, блоки переноса, шифратор младшего разряда и блоки выдачи старшего разряда суммы 1 1.Недостатком этого устройства является низкое быстродействие вследствие преобразования кодов операндов перед подачей их на матрицы элементов И.Наиболее близким к предлагаемому является двухразрядный сумматор в коде "М из й", содержащий блок выдачи младшего разряда суммы, шифратор младшего разряда, блок контроля младшего разряда, матрицу сложения младшего разряда, блок переноса младшего раз 2ряда, блок переноса старшего разряда,матрицу сложения старшего разрядардшифратор старшего разряда, блок контроля старшего разряда, блоки выдачистаршего разряда суммы 2.5 Недостатком этого устройства является то, что оно предназначено длявыполнения только одной арифметической операции - сложения.Цель изобретения - расширение Функш1 О циональных возможностей двухразрядного сумматора в коде "М из Й" за счетвыполнения операции вычитания,Поставленная цель достигается тем,.что двухразрядный сумматор в коде "М15из й"р содержащий матрицу сложениямладшего разряда, шифратор младшегоразряда, первый блок выдачи младшегсразряда, блок контроля младшего разряда, блок Формирования переноса,матрицу сложения старшего разряда,дда шифратора старшего разрядадва блока выдачи старшего разряда,блок контроля старшего разряда, при 3 9800 чем первый и второй входы матрицы сложения младшего разряда, являются соответственно входами младшего разряда первого и второго слагаемых устройства, ее первый выход подключен к входу шифратора младшего разряда, выход которого соединен с первым входом первого блока выдачи младшего разряда, второй и третий входы которого подключены соответственно к пер О вому и второму выходам блока контроля младшего разряда, первый и второй входы которого являются первым и втоРым контрольными входами устройства, выход первого блока выдачи младше-з го разряда является выходом младшего разряда результата устройства, второй выход матрицы сложения младшего разряда подключен к первому входу блока Формирования переноса, первый и второй входы матрицы сложения старшего разряда являются соответственно входами старшего разряда первого и второго слагаемых устройства, ее первьй выход подключен к входам первого и второго шифраторов старшего разряда, выход первого шифратора старшего разряда подключен к первому входу первого блока выдачи старшего разряда, выход второго шифратора старшего разряда подключен к первому входу второго блока выдачи старшего разряда, вторые и третьи входы первого и второго блоков выдачи старшего разряда подключены соответственно к пер 35 вому и второму выходам блока контроля старшего разряда, первый и второй входы которого являются третьим и четвертым контрольными входами устройства, второй выход матрицы сложения старшего разряда подключен к второму входу блока формирования переноса, первый и второй выходы которого подключены к первым управляющим входам первого и второго блоков выдачи43 старшего разряда соответственно, а выходы последних подключены к. выходу старшего разряда результата устройства, содержит блок формирования знака результата, второй блок выдачи младшего разряда, третий и четвертый блоки выдачи старшего разряда, при 1 чем входы младшего и старшего разрядов блока Формирования знака результата подключены соответственно к первому и второму входам блока переноса и к первому и второму информационным выходам устройства, информационный вход блока формирования знака 92 фрезультата подключен к информационному входу блока формирования переноса и к информационному входу устройства, управляющий вход блока формирования знака результата подключен к управляющему входу блока формирования переноса и к управляющему входу . устройства первый выход блока знака результата подключен к управляющему входу первого блока выдачи младшего разряда и к вторым управляющим входам первого и второго блоков выдачи старшего разряда, первый, второй, третий входы и выход второго блока выдачи младшего разряда соединены соответственно с первым, вторым , третьим входами и выходом первого блока выдачи младшего разряда, первый, второй входы и выход третьего и четвертого блоков выдачи старшего разряда подключены к первому, второму входам и выходу первого и второго блоков выдачи старшего разряда соответственно, третий вкод ипервый управляющий вход третьего блока выдачи старшего разряда подключены соответственно к третьему входу и первому управляющему входу первого блока выдачи старшего разряда, третийвход и первый управляющий вход четвертого блока выдачи старшего разряда подключены к третьему входу и первому управляющему входу второго блокавыдачи старшего разряда соответственно, управляющий вход второго блокавыдачи младшего разряда и вторые управляющие входы третьего и четвертого блоков выдачи старшего разряда подключены к второму выходу блока Формирова -.ния знака результата.На фиг. 1 представлена блок-схемаустройства; на фиг. 2 и 3 - функциональная схема блока знака результата; на Фиг. 4 и 5 - функциональная схема блока переноса; на фиг. 6 и 7 - Функциональная схема блоков, выдачи старше го разряда результата. Устройство содержит матрицу 1 сложения младшего разряда, шифратор 2 младшего разряда, первый 3 и второй 4 блоки выдачи младшего разряда, блок 5 контроля младшего разряда, блок формирования 6 знака результата, блок 7 формирования переноса, матрицу 8 сложения старшего разряда, первый 9 и второй 10 шифраторы старшего разряда, первый 11 и второй 12, третий 13 и четвертый 14 блоки выдачи980092 кроме того, соединены с соответствующими выходами вторых групп выходов 20 35=Мр 5старшего разряда, блок 15 контроля старшего разряда.Блоки 1 и 8 устройства, представляют собой матрицы многовходовых элементов И, каждый из которых имеетдва гальванически независимых выхода. Количество входов элемента И равно 2 М. Входы элементов И матриц 1 и 8 соединены с шинами кодов операндовсогласно выбранному алфавиту, Шины кодов операндов соединены с входами матриц 1 и 8. Диагональные шины, объединяющие первые выходы элементов И, соответствующих одинаковым результатам (без учета переноса) сложения, соединены с первыми группами выходов, а шины, предназначенные длявыдачи сигналов "Сумма равна р",блоков 4 и 8, Диагональные шины, объединяющие вторые выходы всех элементов И, соответствующих переносу нуля и переносу единицы, соединены с соответствующими выходами вторых группвыходов блоков ч и 8,Блоки 2, 9 и 10 предлагаемого уст"ройства.представляют собой группы из Й многовходовь 1 х элементов ИЛИ. Входыэлементов ИЛИ соединены с входами блоков 2, 9 и 10 согласно выбранному алфавиту. Результат сложения в блоках 2 и 9 шифруется в коде "М из М", а в блоке 10 - в коде "И из й с доИбавлением единицы. Количество входов элементов ИЛИ определяется по форму- ле где- количество входов элемента ИЛИ блоков 2, 9 и 10; И - количество "единиц" в кодовом слове.Выходы элементов ИЛИ являются выходами соответствующих блоков 2, 9 и 1 О,Блоки 3 и 1 предлагаемого устройства представляют собой группы из й четырехвходовых элементов И, где М- количество позиций кодового слова. Входы каждого элемента И соединены с соответствующим входом первой группы входов, вторым, третьим и четвертым входами блока, Причем, порядокподключения первых входов элементовИ к первому входу блока М противоположен тому, что принят для блока 3.Выходы элементов И являются выходамисоответствующего блока. 6.Блоки 5 и 15 предлагаемого устройства представляют собой схемыконтроля для кода "М из М" (полныедешифраторы, или пороговые схемы),на входы которых подаются кодовыеслова, соответствующие вычитаемомуи противоположные остальным операндам.Блок б (фиг. 2 и 3) предлагаемого устройства состоит из двух группэлементов И. Первая группа ( фиг, 2 1предназначена для выработки сигнала"+",(соответствующего положительному результату операции) и содержит 5 аэлементов И (где щ - количестворазрядов многоразрядного сумматора),выходы которых соединены с первымвыходом блока. Вторая группа(фиг. 21предназначена для выработки сигнала(соответствующего отрицательномурезультату операции) и содержит вэлементов И, выходы которых соединены с вторым выходом блока 6, Количество входов элементов И и в первой и 5 второй группах последовательно меняется от 2 до в и в+1 соответственно.Входы этих элементов соединены свходами (для второй группы элементовИ) блока таким образом, что при этом О учитываются возможности циклическогопереноса в младший разряд, из любогодругого разряда в остальнь 1 х разрядахв этом случае, суммы равны р).Блок 7 (фиг, 1 и 5) предлагаемогоустройства состоит из двух групп по ,1 шэлементов И, причем количествовходов этих элементов последовательновозрастает от 3 до я+1,Первая (фиг.3) ивторая (фи г. 4) группы предн азначеныдля выработки сигналов "ПО" и "П"(перенос нуля и перенос единицы) соответственно, Выходы элементов И первой и второй групп соединены с первым и вторым выходами блока, соответственно. Входы, предназначенные дляподачи сигналов "Перенос нуля" и"Перенос единицы", блока соединеныс соответствующими выходами блоканепосредственно. Выходы элементов Ив каждой группе соединены с соответствующими входами блока таким образом,что при этом учитываются возможностициклического переноса в старший раз.ряд из любого другого разряда многоразрядного сумматора и из самого старстаршего разряда, если во всех остальных - суммы равны р. Следует отметить, что к-ый разряд (где к=2) многорязрадного сумматора, построенного7 98009на основе предлагаемого устройства,отличается тем, что элементы И блока7, соответствующие переносам толькоиз младших разрядов (т.е, "нециклическим" переносам), не имеют входов,соединенных с вторым входом блока.Блоки 11-14 устройства представля.ют собой группы из й пятивходовых элементов И, Входы каждого элемента Исоединены с соответствующим входом 16блока. При этом порядок соединенияпервых входов элементов И с первымивходами соответствующих блоков 11 и13 (фиг. 6) противоположен томучто принят для блоков 12 и 14(фиг. 7) оВыходы элементов И являются выходамисоответствующего блока,Устройство работает следующим об- ,разом,Оба операнда в коде "И из М" (при 26словении) или один. операнд (уменьшаемое) в коде "И из Й", а другойоперанд (вычитаемое) в коде, противоположному коду "И из Й" (при вычитании) поступают на матрицы 1 и 8 сложения соответственно разрядам. Одновременно сигналы, противоположные(по уровням напряжений в одноименныхпозициях кодовых слов) сигналам навходах этих матриц сложения, поступают Зона блоки контроля 5 и 15 соответствейно. Появление нескомпенсированнойошибки приводит или к появлению сигналов на выходах сразу нескольких.элементов И матрицы (матриц 1 и 8сложения), или к отсутствию сигналовна их выходах. В первом случае будетотсутствовать разрешающий сигнал навыходе соответствующего блока контроля, В обоих случаях на выходах ошибочного разряда (разрядов) сумматора сигналы результата будут отсутствовать,Если в кодовых словах операндов длиной И будет точно М "единиц", с первых выходов матриц 1 и 8 сложениясигналы поступают в соответствующиешифраторы 2, 9 и 10, а с вторых выхо-,дов - в выходные шины устройства, вблок б знака результата и в блок 7переноса. Одновременно сигналы, соответствующие переносам нулей и единиц,суммам, равным р(если такие имеются) из других разрядов многоразрядного сумматора, и сигнал "Вычесть" (привычитании) поступают на другие входыблока б знака результата и блока 7Япереноса. При вычитании с одного извыходов блока 6 знака результата сигнал ("+" или "-") поступает на вход 2 8одного из блоков 3 или 4 выдачи младшего разряда результата, на входы одной из пар блоков 11, 13 или 12, 14выдачи старшего разряда результатаи в выходную шину устройства. Присложении отсутствующий в ряде случаев сигнал "+" дополняется ( заменяется)поступившим из входной шины устройства сигналом "Сложить". С одного извыходов блока 7 переноса сигнал (ПОили П 1) поступает на входы одной изпар блоков 1, 12 или 13, 14 выдачистаршего разряда результата. На входы одной из этих пар блоков и навход одного из блоков 3 или 4 выдачимладшего разряда результата поступаютсигналы с соответствующих шифраторов2, 9 и 10. Кроме того, на входы блоков 3 и 4 выдачи младшего разрядарезультата и блоков 11-14 выдачистаршего разряда результата поступают сигналы с соответствующих блоков5 и 15 контроля, При наличии всехразрешающих сигналов на входах одного из блоков 3 и 4 выдачи младшего .разряда результата. и одного из блоков11-14 выдачи старшего разряда результата, сигналы с выходов этих блоковпоступают в выходные шины устройства.Рассмотрим подробнее схему вычитания (А-В), которая используется вданном устройстве. Примем р= 10,П р и м е р 1. А 485, В. Представим В в виде дополнений до р в каждом разряде: В = 75. Тогда А ++ В = 85 + 75 Промежуточные результаты: 0 в младшем разряде и перенос1 в старший разряд; 5 в старшем разряде и перенос 1 в младший разряд,что при вычитании соответствует положительному результату ("+"). Тогдаокончательно получаем результат впрямом коде: 1 в младшем разряде и бв старшем разряде.П р и м е р 2. А, В. Представим В в виде дополнений до рв= 24+14 промежуточные результаты:8 вмладшем разряде и перенос 0 в старшийразряд; 3 в старшем разряде и перенос 0 в младший разряд, что при вычитании соответствует отрицательномурезультату (н-"). Тогда окончательнополучаем результат в обратном коде(в виде дополнений до рв каждомразряде): 1 в младшем разряде й 6 в,старшем разряде,П р и м е р 3. А, В, Представим В в виде дополнений до рФормула изобретения 9 9800 в каждом разряде: В=88. Тогда А+В =11+88. Промежуточные результаты: , .9 в младшем разряде и перенос 0 в старший разряд 9в старшем раз-. ряде и перенос 0 в младший разряд, Тогда па аналогии с вторым примером получаем окончательный результат: 0 в младшем и старшем разрядах. Знак "-" при нулевом результате нельзя отнести к существенным не достаткам. предлагаемого устройства.П р и м е р 1 (для многоразрядного .сумматора)А=0010, В=ОООО, Тогда А+В = 0 010 + 9999Промежуточные результаты: 9 (т, е. сумма р) в младшем разряде и перенос 0 в старший разряд; 0 в старшем разряде и. перенос 1 в в-й разряд 9(т, е. сумма р) в в-ам разряде и перенос 0 в а-ый разряд;9 9 (т.е, сумма рИ в в-ом разряде и перенос. 0 в младший разряд. Учитывая то, чта между старшим и младшим разрядами возможен "циклический" перенос .(в в-ом и щ- -ом разрядах суммы р) получаем окончательный результат: +0010.Положительный эффект от внедрения предлагаемого устройства заключается в расширении его функциональныхвозможностей, так как в этом устрой ствевозможна не только сложение, но и вычитание чисел, представленных в коде нМ из И". Двухразрядный сумматор в коде "М из М", содержащий матрицу сложения младшего разряда, шифратор младшего 40 разряда, первый блок выдачи младшего разряда, блок контроля младшего разряда, блок формирования переноса, матрицу сложения старшего разряда, два шифратора старшего разряда, два блока выдачи старшего разряда, блок контроля старшего разряда, причем первый и второй входы матрицы сложе.ния младшего разряда являются соответственно входами младшего, разряда50 первого и второго слагаемь 1 х устройства, ее первый выход подключен к входу шифратора младшего разряда, выход которого соединен с первым .входом первого блока выдачи младшего55 разряда, второй и третий входы которого подключены соответственно к первому и второму выходам блока контроля младшего разряда, первый и вто 92 1 Орой входы которого являются первым ивторым контрольными входами устройства, выход первого блока выдачи младшего разряда является выходом младшего разряда результата устройства,второй выход матрицы сложения младшего разряда подключен к первому входу блока формирования переноса, первый и второй входы матрицы сложениястаршего разряда являются соответст"венно входами старшего разряда первого и второго слагаемых устройства,ее первый выход подключен к входампервого и второго шифраторов старшегоразряда, выход первого шифраторастаршего разряда подключен к первому входу первого блока выдачи старшего разряда, выход второго шифраторастаршего разряда подключен к перво.му входу второго блока выдачи старшегб разряда, вторые и третьи входыпервого и второго блоков выдачи стар-шего разряда подключены соответственно к первому и второму выходам блокаконтроля старшего разряда, первый ивторой входы которого являются третьими четвертым Контрольными входами устройства, второй выход матрицы сложения старшего разряда подключен к второму входу блока формирования переноса, первый и второй выходы которогоподключены к первым управляющим входам первого и второго блоков выдачистаршего разряда соответственно, авыходы последних подключены к выходу старшего разряда результата устройства, о т л и ч а ю щ и й с ятем, что, с целью расширения егофункциональных возможностей за счетреализации операции вычитания вкоде "И из"М", сумматор содержитблок формирования знака результата,второй блок выдачи младшего разряда,третий и четвертый блоки выдачи младшего разряда, третий и четвертый блоки выдачи старшего разряда, причемвходы младшего и старшего разрядовблока формирования знака результатаподключены соответственно к первомуи второму входам блока переноса и кпервому и второму информационным выходам устройства, информационныйвход блока, формирования знака результата подключен к информационному входу блока формирования переноса и кинформационному входу устройства,управляющий вход блока формированиязнака результата подключен к управляющему входу блока формирования перено 11 980092 12 са и к управляющему входу устройст" равляющему входу первого блока выдачи ва, первый выход блока формирования старшего разряда, третий вход и знака результата подключен к управ- первый управляющий вход четвертого ляющему входу первого блока выдачи блока выдачи старшего разряда подклюмладшего разряда и к вторым управляю-чены к третьему входу и первому упщим входам первого и второго блоков равляющему входу второго блока выдачи выдачи старшего разряда, первый, вто- старшего разряда соответственно, уп. рой, третий цходы и выход второго равляющий вход второго блока выдачи блока выдачи младшего разряда соедине- младшего разряда и вторые управляющие ны соответственно с первым, вторым, 1 О входы третьего и четвертого блоков третьим входами, и выходом первого выдачи старшего разряда подключены блока выдачи младшего разряда, пер- к второму выходу блока формирования вый, второй входы и выход третьего знака результата. и четвертого блоков выдачи старшегоразряда подключены к первому, второ З Источники информации, му входам и выходу первого и второго принятые во внимание при экспертизе блоков выдачи старшего разряда соот- Авторское свидетельство СССРветственно,. третИй вход и первый уп- . У 259180, кл. О 06 Г 7/50, 1968.равляющий вход третьего блока выдачи 2, Авторское свидетельство СССРстаршего разряда подключены соответсто по заявке Ю 2681286/18-2 й,венно к третьему входу и первому уп- кл. С 06 Г 7/50, 1979 (прототип).