Матричный вычислитель

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 4 Р 7/552 4 (51 г ПИСАНИЕ ИЗОБРЕТЕН ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБ ЧТЕНИЙ И ОТНРЫТИЙ танснаию свиатвЛЬств(71) Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации(56) 1. Авторское свидетельство СССР У 773617, кл. 6 06 Р 7/552,1978.2. Авторское свидетельство СССР Р .857981, кл. С Об Р 7/552, 1979 (прототип).(54)(57) "1 АТРИЧНЬП 1 ВЫЧИСЛИТЕЛЬ, содержащий (Ь) блоков суммирования и (и) элементов И (где п - разрядность операндов , о т л н ч а ю - щ и й с я тем, что, с целью расши" рения его функциональных возможностей путем обеспечения воэможности вычисления произведения двух величин, помимо вычисления квадратного корня, в него введены и групп элементов И по и элементов в каждой и (п) одноразрядных коммутаторов, причем первый блок суммирования содержит (в+2)- разрядный сумматор и (п)-разрядный дополнительный сумматор, входы разрядовпервого операнда которого соединены соответственно с выходами (и) старших разрядов (и +2)-разрядного сумматора, входы с второго по (ь) разрядов второго операнда (в) разрядного дополнительного сумматора первого блока суммирования соединены с шиной логической единицы, входы разрядов с второго по (и+1)-й первого операнда (и+2)-разрядного сумматора первого блока сумпирования соединены соответственно с выходами элементов И первой группы, входы разрядов с третьего по (и+2)-й второго операнда (о+2) в разрядного сумматора первого блока суммирования соединены соответственно с выходами элементов И второй группы, каждый одноразрядный коммутатор содержит элемент И и элемент ИЛИ, выход которого соединен с первым входом элемента И того же одноразрядного коммутатора, вход задания режима устройства соединен с вторыми входами элементов И всех одноразрядных коммутаторов и инверсными входами всех элементов И, ) - й блок суммирования содержит ( В+2)-разрядный сумматор, (1+3 )-разрядный дополнительный сумматор, (-1) сумматоров по модулю два (=2,п) и элемент ИЛИ, входы разрядов первого операнда (1+3)-разрядного дополнительного сумматора соединены с выходами соответственно (1+3)-х старших разрядов (и+2)-разрядного сумматора, выходы сумматоров по модулю два соединены с входами разрядов, начиная со второго, второго операнда (1+3)-разрядного дополнительного еумматора, первый и второй входы элемента ИЛИ 1-го блока суммирования соединены соответственно с выходами переноса (о+2)-раз рядного сумматора и (1+3)-разрядного дс)полнительного сумматора этого же блока суммирования, выход элемента ИЛИ 1-го блока суммирования соединен с прямым входом (1го элемента И, выход которого соединен с входом старшего разряда (в+2)-разрядного сумматора (1-1)-го блока суммирования, первый вход в-го сумматора по(и"ш) -го одноразрядного коммутато-.Ра тм Г, ) -Т), вторые васам сумматоров по модулю два 1-го блока суммирования соединены с выходом элемента И -го одноразрядного коммутатора, выходы элементов И -х одноразрядных коммутаторов ( =вы)являются соответственно выходамистарших разрядов результата вычисле-.ния квадратного корня устройства,выход е-го разряда реэультата.вычисления квадратного корня которогоявляется выходом переноса дополнительного сумматора (и)-го блокасуммирования, первый и второй входыэлемента ИЛИ 1-го одноразрядного коммутатора соединены соответственнос выходами переносов (+3)-разрядного дополнительного сумматора(-1)-го блока суммирования и (и+2)разрядного сумматора 1-го блока суммирования, входы элемента ИЛИ первогоодноразрядного коммутатора соединеныс выходом старшего разряда и с выходом переноса (п+2)-разрядного сумматора первого блока суммирования, выходы старших разрядов дополнительныхсумматоров являются соответственностаршими разрядными выходами резуль-1Изобретение относится к вычислительной технике и может быть применено в качестве спецпроцессора в комплексе с цифровой вычислительной машиной для оперативного вычисления функций Ы=БУ и О=ХУ .Известно устройство, содержащее (и"1) сумматоров, ь сумматоров по модулю два, группы из й элементов ИЛИ, группы элементов НЕ и (и) 1 О дополнительные группы из (й -1-1) сумматоров по модулю два в каждой, причем выход 1-го одноразрядного сум матора 1-го сумматора еоединен с первым входом 1-го одноразрядного . 15 сумматора (1-1)-го сумматора (щ 1,2, ь - 1+1) ( 1 ь 1,26-2), а вторые входы 1-х одноразрядных сумматоров (1-1)-го сумматора подключены к выходу переноса первого 0 тата вычисления произведения двух ве,личин устройства, младшими разрядными выходами результата вычисления произведения двух величин которого являются соответственно выходы дополнительного сумматора (и - 1)-го бло. ка суммирования, разрядные выходы с второго по (ь -11-й разряд дополнительного сумматора и разрядные выходы спо (ь +21-й разряд ( и +2 -разрядного сумматора первого блока сум " мирования соединены с первыми входами соответствующих разрядов (в +2)-разрядного сумматора второго блока суммирования, разрядные выходы дополнительного сумматора )-го блока суммирования соединены соответственно с входами первого операнда (й+2)-разрядного сумматора (+1)- го блока суммирования, разрядные входы второго операнда (и+2)-разрядных сумматоров )-х блоков суммирования соединены соответственно с выходами элементов И 1-й группы, первые входы элементов И с первого по н-й всех групп соединены соответственно с разрядными входами первого операнда устройства, вторые входы элементов И каждой группы объединены и соединены соответственно с разрядными входами второго операнда устройства,2одноразрядного сумматора 1-го сумматора11.Недостатком известного устройства являются ограниченные функциональные воэможности, так как в устройстве вычиспяется только корень квадратный произвольного числа.Наиболее близким по технической сущности к предлагаемому является устройство, содержащее (исумма - торов, группы сумматоров по модулю два, элементы ИЛИ, элементы НЕ, груп пы из Ь) элементов И и шину логической единицы, причем выход каждого (1+)-го разряда 1-го сумматора (1=1 у 2,уп+2,=1,2, рп) соединен с первым входом 1-го разряда (+1)-го сумматора, а второй вход первого одноразрядного сумматора (1+1)- го сумматора соединен с64 3 113 Двыходом переноса первого одноразрядного сумматора 1-го сумматора 121.Ограниченные функциональные возможности обусловлены тем, что в известном устройстве вычисляетсяс( = Уу, а не вычисляются зависимости с( = Уху и с =ху.Целью изобретения является расширение функциональных возможностей устройства за счет получения возможности вычисления произведения двух величин.Поставленная цель достигаетсятем, что матричный вычислитель,содержащий (л -1) блоков суммирования и (ь) элементов И (где ь. -разрядность операндов ), дополни -тельно содержит ь групп элементов Ипо л элементов в каждой и (и -1)одноразрядных коммутаторов, причемпервый блок суммирования содержит(и +2)-разрядный сумматор и (ь -1) -разрядный дополнительный сумматор,фвходы разрядов первого операнда которого соединены соответственно свыходами (и - 1) старших разрядов (в +2)разрядного сумматора, входы с вто -рого по (ь)разрядов второго операнда (о)-разрядного дополнительного сумматора первого блока суммирования соединены с шиной логической30единицы, входы разрядов с второгопо .(л +1)-й первого операнда (и+2) -разрядного сумматора первого блокасуммирования соединены соответственно с выходами элементов И первой груп 5пы, входы разрядов с третьего по(о+2)-й второго операнда (и+2 )-разрядного сумматора первого блока суммирования соединены соответственнос выходами элементов И второй груп Опы, каждый одноразрядный коммутаторсодержит элемент И и элемент ИЛИ,выход которого соединен с первым входом элемента И этого же одноразрядного коммутатора, вход задания режима устройства соединен с вторыми входами элементов И всех одноразрядныхкоммутаторов и инверсными входамивсех элементов И, 1-й блок суммирования содержит (и+2) в разрядн сумматор, +3)-разрядный дополнительный сумматор, (1-1) сумматоров помодулю два (1 =2, и) и элементИЛИ, входы разрядов первого операнда (1+3)-разрядного дополнительного сумматора соединены с выходами соответственно (1+3)-старших разрядов (о+2) -разрядного сумматора,выходы сумматоров по модулю два соединены с входами разрядов, начиная с второго, второго операнда (1 +3)- разрядного дополнительного сумматора первый и второй входы элемента ИЛИ )-го блока суммирования соединены соответственно с выходами переноса (л +2)-разрядного сумматора и (1+3)-разрядного дополнительного сумматора этого же блока суммирования, выход элемента ИЛИ )-го блока суммирования соединен с прямым вхо,цом (1-1)-го элемента И, выход которого соединен с входом старшего разряда (л +2)-разрядного сумматора (1-1)-го блока суммирования, первый вход ю-го сумматора по модулю два 1 - го блока суммирования соединен с выходом элемента И (л-а)-го одноразрядного коммутатора(в=1, -1), вторые входы сумматоров по модулю два )-го блока суммирования соединены с выходом элемента 1-го одноразрядного коммутатора, выходы элементов И -х логических блоков (2=1, ь) являются соответственно выходами старших разрядов результата вычисления квадратного корня устройства, выход о-го разряда результата выполнения квадратного корня кото - рого является выход переноса дополнительного сумматора (л)-го блока суммирования, первый и лторой входы элемента ИЛИ -го одноразряд 1ного коммутатора соединены соответственно с выходами переносов (1+3)- разрядного дополнительного сумматора (1 в 1 ) - го блока суммирования и (о+2) - разрядного сумматора 1-го блока суммирования, входы элемента ИЛИ первого одноразрядного коммутатора соединены с выходом старшего разряда и с выходом переноса (о+2)-разрядного сумматора первого блока суммиро- вания, выходы старших разрядов .дополнительных сумматоров являются соответственно старшими разрядными выходами результата вычисления произведения двух величин устройства,младшими разрядными выходами результата вычисления произведения двух величин которого являются соответственно выходы дополнительного сумматора (л)-го блока суммирования, разрядные выходы со второго по(ь) - й разряд дополнительного сумматора и разрядные выходы с л по (о+2)-й разряд (и +2)- разрядного сумматора первого блока суммирования соединены с первыми вхо7464 Э 113дами соответствующих разрядов (в+2 разрядного сумматора второго блокасуммирования, разрядные выходы дополнительного сумматора 1-гО блокасуммирования соединены соответственно с входами первого операнда(и+2)-разрядного сумматора (+1)-гоблока суммирования, разрядные входывторого операнда (о +2 -разрядных сумматоров 1-х блоков суммирования соединены соответственно с выходами элементов И -й группы, первые входыэлементов И с первого по о -й всехгрупп соединены соответственно с разрядными входами первого операнда устройства, вторые входы элементов Икаждой группы объединены и соединенысоответственно с разрядными входамивторого операнда устройства.На фиг.1 приведена блок-схема матричного вычислителя для случая, когда информация представляется и"-5двоичными разрядами; на фиг.2 - блоксхема одноразрядного коммутатора;на фиг.З - блок-схема,нервого блокасуммирования; на фиг,4 - блок-схема-го блока суммирования (1=3,Матричный вычислитель (фиг.1) содержит блоки суммирования 1, элементы И 2, группы элементов И 3, одноразрядные коммутаторы 4, разрядныйвход первого и вход второго операндов устройства соответственно 5 и 6, .разрядный выход результата вычиления квадратного корня 7, разрядныйвыход старших разрядов и младшихразрядов результата вычисления произведения двух величин соответственно8 и 9, вход выбора режима устройстваО. Одноразрядный коммутатор (фиг.2содержит элемент И 11, элемент ИЛИ 12Первый блок суммирования (фиг.31 содержит (о+2)-разрядный сумматор 13,(1+3-разрядный дополнительный сумматор 14, элемент ИЛИ,15, суммры по модулю два 16. г т з г 1 х 2 х х став яюща и У п 3. звернуние вначим в вираж тор екторы х ьноевычислхз. П 0 Ы,Дпола- (21 1 2 2начено ф( 0 фения, ч(1, 1 2 з 35 Ю предназ ия энач ленин и Матричное вычислител ство работаЕт в режиме К=5 у и в режиме = гается, что устройство для реализации вычисле мантиссыпри предста переменных равен 0,5х 1, 0,51Режим вычисления Ы =ГхДля вычисления мантиссы о(, представим выражение Ы =1 ху как 5 Х- =0 и запишем в разрядной формег.уч рч 1в 1 ч 1 2 ИГде Ы=ы ., ф, 3 а1э2 2 ф.О= О о , О ф.,разрядный вектор,представляющий собой разрядноеизображение чисел а(, у и О. разрядная матрица, пр 25собой разрядное изобр Запишем выражение той форме при о=5мации в форме с плавающей залятой т.е. Х, У и с как 2" х, 2и 2 фо(, поэтому диапазон изменения Ы .0 Ы.Ы Ы .о Ы 1223)пе7. 1.137464Первый разряд Й искомого вектораопределяется по выражению(3)Ы,:Км хо(- Егде Е х - значение переноса из15старшего разряда и зиачение старшего разрядавектора хч (1ч(1 ч 1ч 2полученного как сумма х( =ху + ху2 10.в соответствии с выражением (2.Каждый 1-й разряд (1 1,2,3п) искомого вектора определяется по выражению(1 где Й - значение переноса из старшего разряда вектора.,х - определяемого на основаниич (120выраженияЧ(2Ч(1) ч (1Х =Х -4,ч(ц Ч(Ц -2 ч у Ч(2 (5)х =х +2 хм-е( 8чФ ч(б) .,зч Ф чЯ (+)х =х +х. ХУ-Ы Е 25ч (1 ч (1-1) -(1-11 ч 1 Ч (1-1) (1х : х +г х у- Ю Е , : г,з,:о, :г,юпПри реализации вычислений в соответствии с (4-61 возможен следующийслучай. Если в результате 1-й реайизации выражения (5 ) оказалось, чтосс;-О, а при следующей реапизации вы 35ражения (5). (т.е. 1= 1+1) значение,переноса из старшего разряда вектора.но единице, то нринимется,что Й 140и вычислительный процесс продолжается аналогично.Режим вычисления Ю=ху.Запишем следующие разрядные векторыа = 0 0 0 1 1 1( = х =к +2 х у+с(Работа матричного вычислителя происходит следующим образом.Режим вычисления с = 1(ху. При подаче на вход первого операнда 5 эначчения Х, на вход второго операнда6 (К=1,2, и) значения У и на входвыбора режима устройства 10 значения"1" в устройстве протекает переходной процесс. После кончания переходного процесса на выходе каждой группы элементов И 3, начиная с первой,в соответствии с (2) образуются часч 1 сс 2 Чтичные произведения ХУ, ХУХ 1первые два из которых поступают напервый и второй входы первого блокасуммирования 1, а каждое последующеечастичное произведение поступает навторые входы соответствующего -гоблока суммирования 1. В первом блоке суммирования 1 вычисляется векч(1 ч 1 1 ч 2тор х =ху + -- ху и моделируется2соответственно первая строка выражения (5). Во втором, третьем и четвертом блоке суммирования 1 моделируютсясоответственно вторая, третья и четвертая строки выражения (5). При этомна выходе первого одноразрядногокоммутатора 4 по выражению (3) образуется значение первого разряда Ачискомого вектора о(, на выходе каждого последующего одноразрядногокоммутатора по выражению (4) образуется очередное значение искомогоквектора о(, которые поступают навыход результата 7. Если при 1-й реализации выражения (5) на выходе(1+)-го одноразрядного коммутатора11 с4 оказалось, что е =О, а при последующей реализации выражения (5) значение первого переноса (1+1)-гоблока суммирования 1 равйо единице,то оно через второй вход (1+1)-гоодноразрядного коммутатора поступает на (1 +1)-й разряд результата 7,111Благодаря этому й =1 и вычислительный процесс продолжается аналогичнов соответствии с (4-6 ). Режим вычисления ф(,=ХУ. На вход выбора режима устройства 10 подается нулевой сигнап, благодаря чему на выхо 9 11374 дах одноразрядных коммутаторов 4 и соответственно на управляющих входах блоков суммирования 1, начиная совторого, образуются нулевые сигналы, первый вход суммирования 1 построен на вычитание, а все остальные - на сложение. Кроме того, выход переноса каждого (+1)-го блока суммированиячерез элемент И 2 соединяется с вторым входом второго раз ряда 1-го блока суммирования 1.После подачи исходной информации на первый 5 и второй 6 входы устройства в нем протекает переходной процесс, Когда переходной процесс в уст ройстве закончится, .на выходах групп элементов И 3 образурся частичные произведения 1 УХУ, в первом блоке суммирования 1 реализуется первая строка выражения (9), а во 64втором, третьем и четвертом сумматорах 1 реализуются соответственнд третья, четвертая и пятая строка выражения (9). Благодаря этому на выходе 8 (1=1,2 1 пи выходе 9 последнего блока суммирования 1 образуется соответственно (и) и (и+1) разрядов, начиная со старшего искомого вектора Введение новых элемечтов, т,е. ь групп элементов Ии (ь) логических элементов, а также связей между ними, позволяет в отличие от прототипа, в котором вычисляется только функция с =у,в предлагаемом устройстве вычислять любые 4 ункции К =Гу, Ы = 1 Гу 2 , О=/ху , с(,=у и с 1,=ху за время, равное переходному процессу в устройстве..1137464 орректор. Н.Король 525/36 Тираж 710 Под ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж., Раушская наб., писно аказ нт", г,Ужгород, ул.Проектная,4 Фи Составитель А. Казанскиедактор А.Долинич Техред Т,Дубинчак