Устройство для управления блоками памяти

Изобретение относится к вычислительной технике и может быть использовано в качестве устройства для управления блоками памяти с повышеннымбыстродействием. 5Известны устройства для управленияблоками памяти, содержащие блокисинхронизации, входящие ь состав каждого блока памяти регистр адреса, выходной коммутатор, устройство управления 11 и 21.К недостаткам этих устройств относится большое количество оборудованиянаряду с его непроизводительными простоями.15Наиболее близким к предлагаемомуявляется устройство для управленияблоками памяти, содержащее и блоковсинхронизации (п=1,2,), группу блоков памяти, регистр адреса обращения,2 Овыходной коммутатор и блок управления, содержащий п блоков сравнения,элемент ИЛИ-НЕ, элемент ИЛИ, п элементов И, дешифратор, счетчик и элементзадержки, причем выходы блоков памя-,25ти соединены с информационными входами выходного коммутатора, выход которого является выходом устройства,адресные входы блоков памяти соединены с выходами первой группы регистра ЗОадреса обращения, вход которого является адресным входом устройства, д-й(д= 1,2,п) выход второй группы регистра адреса обращения соединен спервыминформационным входом 1-го блока сравнения, выход которого соединен с д-и входом элемента ИЛИ-НЕ,выход которого соединен с первымивходами п элементов И, вторые входыкоторых соединены с выходами дешифра тора, третьи входы и элементов Иобъединены и являются входом обращения устройства, четвертый вход д-гоэлемента И соединен с первым выходомд-го блока синхронизации и со стробирующим входом д-го блока сравнения,вход дещифратора соединен с информационным выходом счетчика,выход д-го элемента И соединенсо входом запуска д-го блока 50синхронизации и с д-м входом элемента ИЛИ, выход которого через элементзадержки соединен с выходом индикацииприема обращения устройствасо счет.ным входом счетчика 3,55 Недостатком данного устройства является низкая производительность паяти. Целью изобретения является повыше ние производительностиУказанная цель достигается тем, что в устройство для управления блоками памяти, содержащее и блоков синхронизации (п=1,2), ш блоков памяти (шп), регистр адреса обращения, выходной коммутатор и блок управления, содержащий п блоков сравнения, элемент ИЛИ-НЕ, элемент ИЛИ, п элементов И, дешифратор, счетчик и элемент задержки, причем выходы блоков памяти соединены с информационными входами выходного коммутатора, выход которого является выходом устройства, адресные входы блоков памяти соединены с выходами первой группы регистра адреса обращения, вход которого является адресным входом устройства, д-й (д=1,2п) выход второй группы регистра адреса обращения соединен с первым информационным входом д-го блока сравнения, выход которого сое- динен с д-м входом элемента ИЛИ-НЕ, выход которого соединен с первыми вхо дами и элементов И, вторые входы которых соединены с выходами дешифратора, третьи входы п элементов И объединены и являются входом обращения устройства, четвертый вход д-го элемента И соединен с первым выходом д-го блока синхронизации и со стробирующим входом д-го блока сравнения, вход дешифратора соединен с информационным выходом счетчика, выход д-го элемента И соединен со входом эапус- ка д-го блока синхронизации и с д-м входом элемента ИЛИ, выход которого соединен через элемент задержки с вы- ходом индикации приема обращения устройства и со счетным входом счетчика, введены п регистров и коммутатор управляющих сигналов, содержащий группу из и дешифраторов и группу иэ ш элементов ИЛИ, причем информационные входы и регистров группы соединены с выходами второй группы регистра адреса обращения, выход д-го регистра группы соединен со вторым информационным входом д-го блока сравнения и со входом д-го дешифратора группы, вход чтения-записи д-го регистра группы соединен со вторым выходом д-го блока синхронизации, стробирую- щий вход д-го дешифратора группы соединен с третьим выходом д-го блокасинхронизации, 1-й Я=1,2,ход д-го дешифратора группы с03 20 3 11112с 1-м входом 1-го элемента ИЛИ группы, выход которого соединен с 1-муправляющим входом выходного коммутатора и со входом чтения 1-го блокапамяти.5На фиг. 1 приведена функциональная схема предлагаемого устройства;на фиг. 2 - функциональная схемаблока управления; на фиг. 3 и 4временные диаграммы работы устройст.ва.Устройство содержит блок 1 управления, регистр 2 адреса обращения,группу регистров 3, блоки 4 синхронизации, коммутатор 5 управляющихсигналов, блоки 6 памяти, выходнойкоммутатор 7, вход 8 обращения,выходы 9 регистров группы, выход 10,блока синхронизации, выходы 11 регистра адреса. обращения, выход 12индикации приема обращения и входы 13 запуска блоков синхронизации,Блок управления содержит блоки 14сравнения, элемент ИЛИ-НЕ 15, элемент ИЛИ 16, элементы И 17, дешифратор 18, счетчик 19 и элемент задержки 20. Коммутатор управляющих сигналов содержит дешифраторы 21 и элементы ИЛИ 22,Устройство работает следующим образом.Цепи записи устройства для упрощения изложения не рассматриваются.При поступлении обращения к устройству код адреса заносится в ре- З 5 гистр 2 адреса обращения, а на вход 8 поступает сигнал "Обращение"единичного значения (фиг. 3 и фиг, 4 - диаграммы с 1), На фиг. 3 и фиг. 4 приведены соответственно временные диа О граммы работы блока управления 1 при поступлении двух последовательных обращений к одному блоку памяти и к разным блокам памяти при наличии блоков 4 синхронизации, не занятых 45 обработкой ранее поступивших обращений.Передний фронт сигнала записи в регистр 2 адреса обращения и сигнала "Обращение" совпадают, поэтому дан" 50 ный сигнал на временных диаграммах не показан,Блок управления 1 осуществляет анализ занятости блока памяти 6, к которому производится обращение, 55 Для этого код адреса блока памяти с выходов старших разрядов регистра 2 адреса через выходы 11 поступает на первые входы его блоковсравнения 141-14, на вторые входыкоторых с выходов соответствующих регистров 31-3 через выходы 91-9 1,поступают коды адресов блоков памяти,к которым производились предыдущиеобращения. В случае занятости блокасинхронизации, например блока 4,обработкой предыдущего обращенияс его выходов 10, на стробирующийвход блока сравнения 14; поступаетнулевой сигнал занятости блока син"хронизации 4, разрешающий сравнениекодов адресов блоком 14 а такжеблокирующий по одному из входовблок 17; и тем самым запрещающийповторный запуск блока синхрониэа"ции 4 . Если блок синхронизации,например блок 4, занят обслуживанием блока памяти, к которому производится и данное обращение (т.е.возникает конфликтная ситуация, связанная с невозможностью обработкиодним блоком памяти более одногообращения), то на выходе блока сравнения 144 возникает единичный сигнал. Этот сигнал, проходя через схему ИЛИ-НЕ 15 на входы схем И 17,-17 п,блокирует формирование на их выходахсигналов запуска блоков синхронизации 4. При этом устройство ожидаетокончания обращения к данному блокупамяти. Этим исключается возможностьповторного запуска блоков памяти,занятых обслуживанием предыдущихобращений. Если блок памяти не занят, о чем свидетельствуют нулевые сигналы на выходах всех блоков сравнения 41- 14 п, и есть свободные блоки синхронизации 4, находящиеся в ждущем режиме, то при поступлении сигнала обращения со входа 8 на входы его схем И 17 -17 я, на выходе одной из них, например схемы 17;, формируется сигнал запуска блока синхронизации 4 (диаграммы). Данный сигнал поступает на управляющий вход блока синхронизации 4 и осуществляет его запуск, При этом блок синхронизации 4, формирует необходимые сигналы временной диаграммы для управления блоком памяти, сигнал записи в регистр 3, и ненулевой сигнал занятости блока 4 (диаграммы О), который поступает на вход схемы И 17 и блокирует формирование сигнала запуска. Для формирования необходимойдлительности сигнала запуска сигнал занятости блока 4; должен формироваться с некоторой задержкой по от.- ношению к переднему фронту сигнала запуска. Передний фронт сигнала запи си в регистр 3, может совпадать с передним фронтом сигнала запуска (диа" граммы 3), поэтому данный сигнал на временных диаграммах не показан.По переднему фронту сигнала заня О тости блока синхронизации 4 (диаграм мы В) на выходе схемы сравнения 14; формируется единичный сигнал сравнения (диаграммы Я ), осуществляющий блокировку запусков блоков синхрони зации 4 до поступления следующего обращения, Сигнал запуска с выхода схемы И 17 через схему ИЛИ 16, элемент задержки 20, служащий для формирования нужной длительности сигнала, 20 и выход 12 выдается в систему, сигнализируя о приеме обращения на обработку (диаграммы). Связь устройства и системы осуществляется по асин-, хронному принципу, В данном случае 5 этот принцип заключается в том, что сигнал обращения к устройству поступает на его вход 8 до получения системой подтверждения о принятии на обработку предыдущего обращения, после чего система при необходимости формирует следующий сигнал обращения. Для устранения возможности запусканескольких блоков синхронизации35блок 1 содержит специальную схемуприоритета, состоящую иэ дешифратора 18 и счетчика 19. В исходном состоянии счетчик 19 обнулен, при этомвыбран первый выход дешифратора 18.40Единичный сигнал с первого выходадешифратора 18 разрешает формирование сигнала запуска блока синхронизации 4 на выходе схемы И 171,остальные схемы И 172 - 17 блокированы нулевыми сигналами, поступающимина их входы с невыбранных выходов дешифратора. Единичный сигнал запуска,проходя с выхода схемы И 17 черезсхему ИЛИ 16, элемент задержки 2050на суммирующий вход счетчика 19,увеличивает его содержимое на единицуВ этом случае становится выбранным второй выход дешифратора 18, единичный сигнал с выхода которого разрешает формирование сигнала запуска55на выходе схемы И 17 и т.д. Такаядисциплина организацйи запуска блоков синхронизации является оптимальной, так как обеспечивает выбор блока синхронизации либо свободного, либо время освобождения которого мини" мально, если все блоки заняты. На диаграммах )К и 3 показаны сигналы с выходов -го и (+1)-го выходов дешифратора 18.Сигналом с выхода инициализированного блока синхронизации 4 производится запись кода адреса блока памяти в соответствующий ему регистр 3. Код адреса блока памяти с выхода регистра 3, поступает на управляющие, входы коммутатора 5 управляющих сигналов и через его дешифраторы 21 и схемы ИЛИ 22 подключает выходы инициалиэированного блока синхронизации 4, к управляющим входам соответствующего блока памяти 6 и управ,1ляющему входу коммутатора 7, разрешая прохождение считанного числа с выхода данного блока памяти на выходы устройства.Пусть после выдачи в систему сигнала ответа (диаграмма Д ) система сформировала следующее обращение к устройству. Если обращение производится к тому же блоку памяти, то на выходе блока сравнения 14 сохраняется единичный сигнал (диаграмма 6 ) и устройство ожидает окончания обработки обращения данным блоком памяти. После этого задним фронтом сигнала занятости блока синхронизации 4 (диаграмма Ь ) выдача единичного сигнала с выхода блока сравне" ния 14 блокируется и на выходе схемы И 17 1 формируется сигнал запуска блока сийхронизации 41+ (диаграмма М ). Далее работа устройства происходит аналогично описанной. На диаграммах 1 показаны сигналы занятости блока синхронизации 4, , на диаграммах 1 - сигналы с выхода блокасравнения 144.Если обращение производится к блоку памяти, не занятому обработкой предыдущего обращения, то по фронту сигнала записи адреса в регистр 2 адреса обращения, совпадающемус фронтом сигнала обращения, производится окончание выдачи единичного сигнала блокировки с выхода блока сравнения 14 и по заднему фронту этого сигнала формируется сигнал запуска блока синхронизации 4 1+ (диаграмма и ). Далее работа устройства происходит аналогично описанному. Таким образом, предложенное устройство обладает большей производительностью по сравнению с устройством-прототипом за счет сокращенияеф нпотерь времени на поиск свободного блока памяти и включение его в рабо.5 ту при возникшем внешнем обращении.1111203 Фиг.4 Составитель Ю.ЛанцовРедактор С,Тимохина Техред А,Ач Корректор С.Шекма аэ 6318/41ВНИИПИ к 113035, Ио а г.ужгород, ул.Проектная,"Пате Тираж 574 сударственного делам изобретеа, Ж, Раушс Подписномитета СССРи открытийнаб., д. 4/5