Оперативное запоминающее устройство

А СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1 40 3(51) С 1 Е ИЗОБРЕТЕНИЯ ВИДЕТЕЛЬСТВУ АНИ К АВТОРСКОМУ Ковалди ут электронно 13, 198 Бо 1 Ы-Бгаге 1981, р. 429(54)(57) УСТРОЙСТ накопите которогословарнымратор стиены с пщих разрвторые и динеными шинам торые в читыван ГОСУДАРСТЭЕНИЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) 1. Е 1 есггопЖ, Вз. 69-74.2, 1 ЕЕЕ Соцгпа 1 оГС 1 гсць.сз,; У 5, ч. 16,434, (прототип) . 1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ ВО, содержащее матричный ль, дешифратор строк, выходы соединены с соответствующими и шинами накопителя, дешифолбцов, выходы которого соеди ервыми входами соответствуюядных усилителей считывания, третьи входы которых соесоответствующими разрядны- и накопителя, а первые и ходы разрядных усилителей ия соединены соответственно с первым и вторым входами выходногоусилителя и блок выбора кристалла,о т л и ч а ю щ е е с я тем, что,с целью повышения надежности путемувеличения достоверности хранимойинформации и уменьшения потребляемоймощности, устройство содержит блоквнутренней регенерации, первый ивторой входы которого соединенысоответственно с первыми и вторымивыходами разрядных усилителей считывания, а третий и четвертый входыс соответствующими выходами блокавыбора кристалла, первый выход блока внутренней регенерации соединен с управляющими входами дешифраторов столбцов и строк, а второй выход - с третьим входом выходного усилителя2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок внутренней регенерации содержит первый и второй п-р-п-транзисторы, базы которых соответственно являются первым и вторым входами блока внутренней регенерации, коллекторы соединены с источниками положительного напряжения, а эмиттеры - соответственйо с первым и вторым генераторами тока и первым и вторым эмиттерами двух-. эмиттерного п-р-п-транзистора, база которого подключена к первому источнику опорного напряжения, а коллектор - к базе р-и-р-транзистора эмиттер которого соединен с анодом первого и катодом второго диодов, первый резистор, один вывод которогосоединен с катодом второго диода, первый резистор, один вывод которого соединен с катодом второго диода, другой вывод - с коллектором двух. - эмиттерного и-р-и-транзистора и като. дом первого диода, а анод второго диода соединен с источником положительного напряжения, коллектор р-и-ртранзистора соединен с базой третьего п-р-п-транзистора, коллектор которого соединен с базой р-п-р-тран-, зистора, а эмиттер - с одним выводом второго резистора, другой вывод которого соединен с базой четвертого п-р-п-транзистора, являющейся вторым выходом блока внутренней регенерации, третий диод, катод которого соединен с шиной нулевого потенциала, а анод - ,с одним выводом третьего резистора,1111204 другой вывод которого подключен к базе четвертого п-р-п-транзистора,коллектор которого соединен с кол-,лектором пятого п-р-п-транзистора,являющимся первым выходом блока внутренней регенерации, эмиттеры четвертого, пятого и шестого и-р-и-транзисторов соединены с третьим генератором тока, база шестого и-р-и-транзистора соединена с вторымисточником опорного напряжения, аколлектор подключен к одному выводучетвертого резистора, другой вывод Целью изобретения является повышение надежности устройства путемувеличения достоверности хранимойинформации и уменьшение потребляемой5 мощности,Поставленная цель достигаетсятем, что в оперативное запоминающееустройство, содержащее матричный накопитель, дешифратор строк, выходы10 которого соединены с соответствую"щими словарными шинами накопителя,дешифратор столбцов, выходы которогосоединены с первыми входами соответствующих разрядных усилителей5 считывания, вторые и третьи входыкоторых соединены с соответствующими разрядными шинами накопителя,а первые и вторые выходы разрядныхусилителей считывания соединены соот 20 ветственно с первым и вторым входами вйходного усилителя и блока выбора кристалла, введены блок внутреннейрегенерации, первый и второй входыкоторого соединены соответственно с25 первыми и вторыми выходами разрядных усилителей считывания, а третийи четвертый входы - с соответствующими выходами блока выбора кристалла, первый выход блока внутренней30 регенерации соединен с управляющимивходами дешифраторов столбцов и строка второй выход - с третьим входомвыходного усилителя.Блок внутренней регенерации содер 35 жит первый и второй и-р-и-транзисторы, базы которых соответственноявляются первым и вторым входами блока внутренней регенерации, коллектоИзобретение относится к цифровой вычислительной технике, в частности к полупроводниковым оперативным запоминающим устройствам (ОЗУ). Известно ОЗУ, содержащее матричный накопитель, дешифратор строк, выходы которого соединены с соответствующими словарными шинами накопителя, дешифратор столбцов, выходы которого соединены с разрядными усилителями, считывания, входы которых поцключены к разрядным шинам, а выходы соединены со входами выходного усилителя, и схему выбора кристалла 1 .Недостатком данного ОЗУ является низкая надежность хранения информации.Наиболее близким к данному изобретению является ОЗУ, содержащее матричный накопитель, дешифратор строк, выходы которого соединены с соответствующими словарными шинами накопителя, дешифратор столбцов, выходы которого соединены с первыми входами соответствующих разрядных усилителей считывания, вторые и третьи входы которых соединены с соответствующими разрядными шинами накопителя, а первые и вторые выходы разрядных усилителей считывания соединены соответственно с первыми и вторыми входами выходного усилителя, и блок выбора кристалла 2Недостатком этого ОЗУ является низкая достоверность функционирования и большое потребление мощности. которого подключен к источнику положительного напряжения, а коллекторпятого п-р-п-транзистора соединенс одним выводом пятого резистора,другой вывод которого соединен систочником положительного напряжения, четвертый диод, анод которогоподключен к базе третьего и-р-и-транзистора, а катод является третьимвходом блока внутренней регенерации,база пятого п-р-и-транзистораявляется четвертым входом блока внутренней регенерации.1111204 ры соединены с источниками положительного напряжения, а эмиттеры -соответственно с первым и вторымгенераторами тока и первым и вторымэмиттерами двухэмиттерного п-р-и-тран 5зистора, база которогоподключенак первому источнику опорного напряжения, а коллектор - к базер-и-р-транзистора эмиттер которогосоединен с анодом первого и катодом 1 ивторого диодов, первый резистор,один вывод которого соединен с катодом второго диода, другой вывод - сколлектором двухэмиттерного п-р-п-транзистора и катодом первого диода, 1а анод второго диода соединен с источником положительного напряжения,коллектор р-и-р-транзистора соединен с базой третьего и-р-и-транзистора, коллектор которого соединенс базой р-п-р-транзистора, а эмиттерс одним выводом второго резистора,другой вывод которого соединен сбазой четвертого п-р-п-транзистора,являющейся вторым выходом блокавнутренней регенерации, третий диод,катод которого соединен с шинойнулевого потенциала, а анод - с одним выводом третьего резистора, другой вывод которого подключен к базе30четвертого п-р-п-транзистора,коллектор которого соединен с коллектором пятого п-р-п-транзистора,являющимся первым выходом блокавнутренней регенерации, эмиттеры четвертого, пятого и шестого и-р-и-трав Ззисторов соединены с третьим гене"ратором тока, база шестого и-р-и-транзистора соединена со вторымисточником опорного напряжения,а коллектор подключен к одномувыводу четвертого резистора, другойвывод которого подключен к источникуположительного напряжения, а коллектор пятого и-р-и-транзистора соединен с одним выводом пятого резистора, другой вывод которого соединен с источником положительного напряжения, четвертый диод, анод которого подключен к базе третьегоп-р-п-транзистора, а катод являетсятретьим входом блока внутреннейрегенерации, база пятого и-р-и-транзистора является четвертым входомблока внутренней регенерации,На фиг, 1 представлена структурная 1 55схема ОЗУ; на фиг. 2 - принципиальная электрическая схема блока внутренней регенерации. 4ОЗУ содержит матричный накопитель1, словарные шины 2, разрядные шины3, дешифратор 4 строк, дешифратор 5столбцов, разрядные усилители считывания 6, выходной усилитель 7,блок 8 выбора кристалла, блок внутренней регенерации 9,Блок внутренней регенерации 9содержит первый и второй и-р-и-транзисторы соответственно 10 и 11, источники положительного напряжения12 и 13 для и-р-п-транзисторов 10и 11, первый и второй генераторытока соответственно 14 и 15, двухэмиттерный п-р-и-транзистор 16, первый источник опорного напряжения 17,р-и-р-транзистор 18, первый и второйдиоды соответственно 19 и 20, первыйрезистор 21, источник положительногонапряжения 22, третий п-р-и-транзистор 23, второй резистор 24, четвертый и-р-и-транзистор 25, третийдиод 26, шину нулевого потенциала27, третий резистор 28, пятый и-р-и-транзистор 29, шестой и-р-и-транзистор 30, третий генератор тока31, второй источник опорного напряжения 32, четвертый и пятый резисторы соответственно 33 и 34, источники положительного напряжения 35 и36, четвертый диод 37.ОЗУ работает следующим образом.При обращении к матричному накопителю 1 выбор запоминающих элементов осуществляется понижением потенциала словарной шины 2 в выбраннойстроке и заданием тока записи-считывания в разрядных шинах 3 выбранного столбца в соответствии с кодомадреса, поступающим с дешифраторовстрок 4 и столбцов 5.Информационныйсигнал в виде разности потенциаловразрядных шин 3 усиливается разрядным усилителем считывания 6 и поступает одновременно на выходной усилитель 7 и блок внутренней регенерации 9. Для экономии потребляемой мощности сигналом с дешифратора столбцов 5 включается разрядный усилитель считывания 6 только в выбранном столбце. В режиме считывания информации под действием информационного сигнала выходной усилитель 7 переключается в одно из состояний (логического нуля или единицы) и выдает считанную информацию на выход ОЗУ. В режиме записи информации, в от04 5 11112 личии от режима считывания, выходной усилитель 7 выключен, и записываемая информация на выход ОЗУ не поступает При поступлении информационного сигнала блок внутренней регенерации 5 Формирует два управляющий сигнала, ОДин из них фиксирует состояниевыходного усилителя(в режиме счи. тывания инФормации), обеспечивая постоянную выдачу считанной инфор мации на выход ОЗУ независимо от протекающих в дальнейшем процессов в матричном накопителе 1 до окончания обращения к кристаллу, Другой управляющий сигнал отключает де шифраторы строк 4 и столбцов 5 от матричного накопителя 1 и переводит тем самым последний в режим регенерации (хранения) информации. Таким образом, когда процесс считывания 20 или записи уже закончен, но кристалл остается выбранным, блок внутренней регенерации 9 переводит ОЗУ в целом в режим пониженной потребляемой мощности, обеспечивая высокую экономич ность. По окончании обращения ккристаллу блок 8 выбора кристалла формирует два управляющих сигнала, один из которых переводит блоквнутренней регенерации в исходное 30 состояние, а другой запрещает вклю-, чение дешифраторов строк 4 и столбцов 5.Введение в ОЗУ блока внутренней регенерации 9 позволяет создать статическое ОЗУ на основе квазистатических элементов памяти. Блок внутренней регенерации 9 работает следующим образом.40В режиме хранения информации на базы первого и второго и-р-и-транзисторов соответственно 10 и 11 поступают сигналы высокого логического. уровня с первого и второго выход 45 ного усилителя 7. Блок 8 выбора кристалла формирует на выходах сигналы соответственно низкого и высокого логического уровня, Таким образом, в режиме хранения информации р-и-р-транзистор 18 и третий и-р-и-тран 50 зистор 23 выключены и с резистивного делителя, образованного вторым 24 и третьим 28 резисторами, на базу четвертого и-р-и-транзистора 25 поступает сигнал низкого логического уров ня. Ток третьего генератора тока 31 протекает через пятый транзистор 29 и формирует на пятом резисторе 34 сигнал низкого логического уровня, отключающий дешифраторы строк 4 и столбцов 5 от матричного накопителя 1,При обращении к кристаллу блок 8 выбора кристалла формирует на первом выходе сигнал высокого логического уровня (но р-и-р-транзистор 18 и третий п-р-и-транзистор 23 остаются в выключенном состоянии благодаря использованию четвертого развязывающего диода 37), а на втором выходе - низкого логического уровня. Ток третьего генератора тока 31 переключается в шестой и-р-п-транзистор 30. На пятом резисторе 34 формируется сигнал высокого логического уровня, разрешающий прохождение кода адреса с дешифраторов строк 4 и столбцов 5 на накопитель 1. В зависимости от используемых конструкций дешифраторов для их включения и выключения может быть использован сигнал противоположной полярности, формируемый на четвертом резисторе 33 (фиг. 2, показано пунктиром). После завершения в накопителе 1 процесса считывания или записи дифференциальный информационный сигнал поступает с разрядных усилителей считывания 6 на выходной усилитель 7. В зависимости от полярности дифференциального сигнала ток одного из генераторов тока 14 или 15 переключается в двухэмиттерный транзистор 16 и включает р-и-р-транзистор 18 и третий и-р-и-транзистор 23. Второй диод 20 и третий диод 26 служат для согласования логических уровней, а первый диод 19 - для стабилизации тока, протекающего через р-и-р-транзистор 18 и третий п-р-и-транзистор 23, На резистив,ном делителе, образованном вторым и третьим резисторами 24 и 28 формируется сигнал высокого логическбго уровня, фиксирующий состояние выходного усилителя 7 и переключающий ток третьего генератора тока 31 в четвертый транзистор 25. На пятом резисторе 34 Формируется сигнал низкого логического уровня, отключающий дешифраторы строк 4 и столбцов 5 от накопителя 1 и переводящий последний в режим регенера ции (хранения) информации. С переходном накопителя 1 в режим регенерации информации потенциалы наВведение в ОЗУ блока внутреннейрегенерации выгодно отличает пред"ложенное оперативное запоминающее 30 устройство от прототипа, так как.позволяетповысить достоверностьфункционирования ОЗУ и снизить потребляемую мощность. 7 111120 входах выходного усилителя 7 выравниваются и повышаются. Ток первого или второго генераторов тока 14, 15 вновь переключается в первый или второй и-р-и-транзис горы 10 и 11, 5 но р-и-р-транзистор 18 и третий и-р-и-транзистор 23 остаются включенными. Состояние выходного усилителя 7 остается фиксированным до окончания обращения к кристаллу. Ток 10 третьего генератора тока 31 по-прежнему протекает через четвертый и-р-и-транзистор 25 и формирует на пятом резисторе 34 сигнал низкого логического уровня. Дешифратор стро ки 4 и столбцов 5 отключены от накопителя 1.Пд окончании обращения к кристаллу блок 8 выбора кристалла формирует на Своих выходах сигналы соответственно 20 низкого и высокого логических уровней, р-и-р-транзистор и третий и-р-и- -транзистор 23 выключаются, резистивным делителем, образованным вторым и третьим резисторами 24 и 28, на втором выходе блока внутренней регенерации 9 формируется сигнал низкого логического уровня, выключающий выходной усилитель 7. Ток третьего генератора тока 31 переключается из четвертого и-р-и-транзистора 25 в пятый и-р-п-транзистор 29. На пятом резисторе 34 по-прежнему формируется сигнал низкого логическогоуровня и дешифраторы строк 4 истолбцов 5 отключены от накопителя. Использование блока внутренней регенерации 9 не ухудшает быстродействие ОЗУ, так как включение блока внутренней регенерации 9 и перевод накопителя 1 в режим регенерации информации происходит одновременно с включением выходного усилителя 7. В то же время блок внутренней регенерации 9 позволяет значительно снизить потребляемую ОЗУ мощность за счет выключения ряда блоков или работы их при пониженной потребляемой мощности в режиме регенерации.ин" формации. Кроме того, использование блока внутренней регенерации 9 позволяет повысить достоверность функционирования ОЗУ за счет того, что сигналом, переводящим накопитель 1 в режиме регенерации информации, является внутренний (информационный) сигнал.1111204 к фс Составитель В. Вакедактор С, Тимохина Техред М.Гергель Корректор С. Черни Подписное Заказ 6318/41 Тираж 574ВНИИПИ Государственного комитета СССпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д 4/ Филиал ППП Патент", г. Ужгород, ул, Проектная,