Устройство для контроля блоков памяти

,1092 91 С 29 О ОПИСАНИЕ ИЗОБРЕ П:НИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ т ЬЙ",Р 18Е.Я. Белалов,аламатов рудового Крас ектрон н яющих вычислительная ред, А.М, Лаика", 1976,етельство СССР 29/00, 1979но оответ едьмог соед знь то гис д тора,с в опи локом и т о руг лексора сое выходами втоами четвер- подключ входов третьего мультидинены соответственнорого регистра и с выхо гистра, а вь ам накопител шкоды которо входами ариф-и второго ходы блока ко вхо го сое метико динены с друг-логическогоплексора, дрения подключедам блока вво имиблок мульти управл к выхо ги отетственно а управляющих холам восьмогось,матора по мо ов, к другим ра и к выход сигналоегис ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫПФ(46) 15,05.84. Бюл, (72) В.Я. Мусиенко, Э.В. Рудаков, С.П. С и 11,А. Чалчинский (71) Киевский ордена ного Знамени завод э вычислительных и упр (53) 681. 324(088.8) (56) 1. "Электронная машина ЕС". Под рионова, М., "Статис с. 284,2. Авторское свид М 769641, кл. 6 1 С (прототип)(54)(57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯБЛОКОВ ПАМЯТИ, содержащее блок управления, один из входов которогоподключен к выходу компаратора, регистры с первого по шестой, мультиплексоры, арифметико-логическийблок, первый элемент НЕ и первыйэлемент П-НЕ, причем выходы первогомультиплексора подключены ко входампервого регистра, выходы которогосоединены с одним из входов арифметико-логического блока, выходыкоторого подключены ко входам второго и третьего регистров, и однимиз входов второго мультиплексора,выходы которого соединены с входамичетвертого регистра, выходы второгорегистра подключены к одним из входов первого мультиплексора, о тл и ч а ю щ е е с я тем, что, сцелью повышения быстродействия устройства, в него введены блок памятимикрокоманд, сумматор по модулю два,третии мультиплексор, накопительседьмой и восьмой регистры, дешифратор, блок перерывания, блок вводаданных, блок вывода данных, блокввода управляющих сигналов и блоквывода адреса, причем входы пятогорегистра соединены с выходами треть.его регистра, входы и выходы шестого регистра подключены соответственно к выходам четвертого регистраи ко входам блока вывода адреса, выходы седьмого регистра соединеныс входами блока памяти микрокоманд,выходы которого подключены ко входамвосьмого регистра, одни из выходов имивходов с о ре тодпими из входов дешифра дами сумматора по модулю два авляющими входами первого, вт и третьего мультиплексоров, н еля, арифметико-логического ч и компаратора, с первым вхоервого элемента И-НЕ и с одни одов блока прерыания, другиеседьмого регистра подключены етственно к выходам дешифрат к выходам второго регистра и м входам дешифратора, одни из0925 б 9 35,дулю дна, выходы блока управления соединены соответственно с входом первого элемента НЕ и вторым входом первого элемента И-НЕ, с управляющими входами регистров и блока вывода данных, входы которого подключены к выходам пятого регистра, и одним из входов компаратора, другие входы которого соединены с выходами блока ввода данных и другими входами первого мультиплексора, выходы блока вывода адреса, входы блока ввода данных и выходы блока вывода данных являются соответственно адресными выходами и информационными входами и выходами устройства, входы пуска, останова и режима ожидания блока управления и другие входы третьего мультиплексора являются управляющими входами устройства, входами и выходами прерывания которого являются другие входы и выходы блока прерьвания, а выходами обращения выходы первого элемента НЕ и первого элемента И-НЕ.2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок Изобретение относится к вычислительной технике и может быть использовано при осуществлении наладки и контроля периферийных и оперативных запоминающих устройств, вычислительной техшки.Известно устройство для контроля блоков памяти, содержащее процессор, базовое оперативное запоминающее устройство, внешнее запоминающее уст- О ройство, которое хранит программу проверки проверяемого устройства 1.Недостатком этого устройства.является громоздкость и высокая стоимость оборудования, а также низкое быстродействие.Наиболее близким техническим решением к предлагаемому является устройство для контроля блоков памяти, содержащее блок управления, 20 арифметический блок, блок обнаружения и коррекции ошибок, первый регистр, генератор контрольных сигналов, второй и третий регистры, тригпрерываний содержит триггеры, формирователи одиночных импульсов, второй элемент НК, элемент И и элемен,ты согласования, причем выход первого элемента согласования соединенс первым входом элемента И, выходкоторого подключен к счетному входу первого триггера, установочныйвход которого соединен с выходомпервого и входом второго формирователей одиночных импульсов, выходвторого элемента согласования подключен к входу первого формирователя одиночных импульсов и входу второго элемента НК, выход которого соединен со счетным входом второго триггера, вхоц установки которого подключен к выходу второго формирователяодиночных импульсов, выходы первогои второго триггеров соединены соответственно с входами третьего и четвертого элементов согласования, выходы которых являются выходами блока, одним из входов которого является второй вход элемента И, а другими входами - входы первого и второгоэлементов согласования. гер, элемент НЕ, элемент И, четвер- тый, пятый и шестой регистры, первый и второй блоки сравнения, при-. чем первый выход блока обнаружения и коррекции ошибок соединен с первым входом третьего регистра а второй выходс входом управления и первым входом арифметического блока, второй вход которого подключен к первому выходу блока управления, третий вход - к выходу третьего регистра, а первый выход - ко входу первого регистра, выход которого соединен с входом генератора контрольных сигналов, выход которого подключен к первому входу второго регистра, выход которого является выходом устройства Г 2 1.Недостатком известного устройства является низкое быстродействие, так как необходимо из проверяемой памяти переслать код микропрограмм проверки в блок управления, и только после пересылки ведется контроль1092зпроверяемого устройства, за .счетчего увеличивается время контроля,а также необходимо, чтобы часть памяти проверяемого устройства, в которой хранится микропрограмма про 5верки, была заведомо исправна, этозатрудняет наладку и снижает досто -верность контроля,Цель изобретения - повышениебыстродействия устройства,10Поставленная цель достигается тем,что в устройство для контроля блоков памяти, содержащее блок управления, один из входов которого подключен к выходу компаратора, регистрыс первого по шестой, мультиплексоры,арифметико-логический блок, первыйэлемент НЕ и первый элемент И-НЕ,причем выходы первого мультиплексораподключены ко входам первого регистра, выходы которого соединены содним иэ входов арифметико-логического блока, выходы которого подклю-.чены ко входам второго и третьегорегистров, и одним из входов второго мультиплексора, выходы которого. соединены с входами четвертогорегистра, выходы второго регистраподключены к одним из входов первого мультиплексора, введены блок памяти микрокоманд, сумматор по модулю два, третий мультиплексор, накопитель, седьмой и восьмой регистры, дешифратор, блок перерьвания,блок ввода данных, блок вывода данных, блок ввода управляющих сигналови блок вывода адреса, причем входыпятого регистра соединены с выходами третьего регистра, входы и выходы шестого регистра подключены со 40ответственно к выходам четвертогорегистра и ко входам блока выводаадреса, выходы седьмого регистрасоединены с входами блока памятимикрокоманд, выходы которого под 45ключены ко входам восьмого регистра,одни из выходов которого соединенысоответственно с одними из входовседьмого регистра, с одними из входов дешифратора, с входами сумматора по модулю два, с управляющимивходами первого, второго и третьегомультиплексоров, накопителя, арифметика-логического блока и компаратора, с первым входом первого элемента И-НЕ и с одним из входов блока 55прерывания, другие входы седьмогорегистра подключены соответственнок выходам дешифратора и к выходам второго регистра и другим входам де. шифратора, одни иэ входов трстьего мультиплексора соединены соответственно с вьходами второго регистра и с выходами четвертого регистра, а выходы подключены ко входам накопителя, выхопы которого соединены с другими входами арифметико-логического блока и второго мультиплексора другие входы блока управления подключень 1 соответственно к выходам блока ввода управляющих сигналов, к другим выходам восьмого регистра и к выходу сумматора по модулю два, выходы блока управления ссединень 1 соответственно с входом первого элемента НЕ и вторым входом первого элемента И-НЕ, с управляющими входами регистров и блока вывода данных, входы которого подключены к выходам пятого регистра, и одним из входов компаратора, другие входы которого соединены с выходами блока ввода данных и другими входами первого мультиплексора, выходы блока вывода адреса, входы блока ввода данных и выходы блока вывода данных являютсясоответственно адресными выходамии информационными входами и выходами устройства, входы пуска, остановаи режима ожидания блока управленияи другие входы третьего мультиплексора являются управляющими входамиустройства, входами и выхоцами прерывания которого являются другиевходы и выходы блока прерывания, авыходами обращения - выходы первого элемента, НЕ и первого элементаН-НЕ,Кроме того блок прерываний содержит триггеры, формирователи одиночных импульсов, второй элемент НЕ,элемент И и элементы согласования,причем выход первого элемента согласования соединен с первым входомэлемента И, выход которого подключенк счетному входу первого триггера,установочный вход которого соединенс выходом первого и входом второгоформирователей одиночных импульсов,выход второго элемента согласованияподключен к, входу первого формирователя одиночных импульсов и входувторого элемента НЕ, выход которогосоединен со счетным входом второготриггера, вход установки которогоподключен к выходу второго формирователя одиночных импульсов, выходы первого и второго триггеров соединенысоответственно с входами третьегои четвертого элементов согласованиявыходы которых являются выходамиблока, одним из входов которого является второй вход элемента И, а 5другими входами - входы первого ивторого элементов согласования,На фиг. 1 представлена функциональная схема предложенного устройства; на фиг. 2 и 3 - функциональныесхемы блока прерываний и блока управления соответственно,Предложенное устройство содержит. 6 управления, комларатор 7, первый8 и второй 9 регистры, дешифратор10, первый мультиплексор 11, третийрегистр 2 для хранения данных,блок 13 памяти микрокоманд, четвертый регистр 14 для хранения адреса,сумматор 15 по модулю два, арифметико-логический блок 16, пятый регистр 17 для буферного хранения дан"ных, второй мультиплексор 18, накопитель 19, третий мультиплексор20, шестой регистр 21 для буферногохранения адреса, седьмой регистр ЗО22 для хранения адреса микрокоманд,восьмой регистр 23 для хранениямикрокоманд, клавиши входов пуска24 и останова 25 блока управления,управляющие входы 26 и 27 устройства,З 5, индикаторы 28-30, клавишу входа 31режима ожидания блока управленияи блок 32 прерывания,Блок прерываний содержит (фиг.2)первый 33 и второй 34 элементы согласования, элемент И 35, первый36 и второй 37 триггеры первый 38и второй 39 формирователи одиночныхимпульсов, второй элемент НЕ 40,третий 41 и четвертый 42 элементы 45согласования.Блок управления содержит (фиг, 3)кварцевый генератор 43 импульсов,триггеры 44-53, генераторы 54 и 55одиночных импульсов, элементы5 ОИ-НЕ 56 и 57, элементы НЕ 58, элементы И 59-64 и элементы ИЛИ 65-67,первый элемент НЕ 68,Индикаторы 28-30 выполнены в виде светодиодов. Блок 1 и блок 3 реализованы на интегральных микросхемах ИИС К 559 ИП 2, блоки 4 и 5 - наИМС К 559 ИП 1, регистр 22 - на ИМС К 155 ЛРЗ, регистры 12, 17, 8,9 и 14, регистры 21 и 23 - наИМС К 155 ТМ 8. Мультиплексоры 11и 18 реализованы на 1 ИС К 155 КП 2,мультиплексор 20 - на ИМС К 155 ЛР 1,арифметика-логический блок 16 - наИМС К 155 ИПЗ, накопитель 19 - наИМС К 155 РУ 2, Дешифратор 10 реализован на ИМС К 155 КП 1, сумматор 15 -по схеме сложения по модулю два ссорока входами, Блок 13 памяти микрокоманд представляет собой блок постоянной памяти и реализован наИМС К 556 РТ 4.Устройство для контроля блоковпамяти работает следующим образом.В блок 13 (фиг. 1) зашиты тестыконтроля проверяемого блока памяти.Устройство может работать в режимезалиси информации в ячейки памятиили регистры проверяемого блока памяти и в режиме чтения информациииз ячейки памяти или регистра проверяемого блока памяти,При подаче логической единицы навход 24 вырабатываются синхронизирующие сигналы на выходах триггеров 50,51, 44 и 48 (фиг, 3), на выходе генератора 55 вырабатывается сигнал,по которому тестовая информация изблока 13 заносится в регистр 23,на выходах которого выставляетсякод микрокоманд, Выходные сигналырегистра 23 являются управляющимисигналами для соответствующих блоков устройства, кроме того, все сигналы с выходов регистра 23 поступают на сумматор 15, который осуществляет контроль считанной информации из блока 13 по паритету. Сигналы условий перехода поступают изрегистра 23 на один из входов дешифратора 10, который в зависимостиот кода условий определяет, какой избитов регистра 9 определяет нулевойразряд адреса микрокоманды, тем самым меняется естественный порядокследования микрокоманд, Сигналы адреса кода микрокоманд с выходов регистра 23 поступают на входы регистра 22 и определяют код адреса микрокоманд, находящихся в блоке 13.Сигнал управления регистром 8 поступает на вход блока 6, где с учетом сигналов синхронизации вырабатывается на выходе элемента И 62 сигнал занесения в регистр 8, поступающий на управляющий вход регистра 12.45 50 55 Сигнал управления регистром 9 с выхода регистра 23 поступает на входыблока 6, где с учетом сигналов синхронизации вырабатывается на выходеэлемента И 59 сигнал занесения информации в регистр 9.Сигнал управления регистром 12поступает иэ регистра 23 на входблока 6, где с учетом сигналов синхронизации вырабатывается на выходеэлемента И 60 сигнал занесения данных, поступающий на управляющийвход регистра 2, Сигнал управлениярегистром 14 поступает из регистра23 на вход блока 6, где с учетомсигналов синхронизации вырабатывается на выходе элемента И 61 сигналзанесения адреса в регистр 14.Сигналы управления блоком 16 поступают иэ регистра 23 на управляющие входы блока 16 и определяютфункции, выполняемые блоком 16 надвходной информацией, поступающей наего входы.Сигналы управления накопителем19 поступают из регистра 23 на управляющие входы накопителя 19 иопределяют режим работы и адрес слова в накопителе 19, который предназначен для хранения промежуточныхрезультатов вычислений, Сигналы управления компаратором 7 поступаютиз регистра 23 на управляющие входы компаратора 7 и определяют выдачу результата операции сравнения,который поступает на вход блока 6.Сигналы управления мультиплексорамипоступают иэ регистра 23 на управляющие входы соответственно мультиплексоров 11, 20 и 18 и определяют режим их работы,Сигнал операции "Запрос" поступает из регистра 23 на блок 6, вкотором на выходе триггера 53 вырабатывает сигнал "Запрос", которыйпоступает на вход элемента НЕ 68и с его выхода - в проверяемый блокпамяти. Сигнал код операции поступает иэ регистра 23 на входы элемента И 2 и определяет код операции обращения к проверяемому блоку памяти, а Так" же поступает на вход блока 6, где с учетом наличия сигнала "Запрос" из регистра 23 вырабатывается на выходе элемента И 64 сигнал, который поступает на управляющий вход 5 О 5 20 25 30 35 40 блока 4 и разрешает выдачу данныхна выход устройства.Сигнал .условий перехода поступает из регистра 23 на вход регистра 22 и определяет адрес следуюсщей микрокоманды, при этом адресследующей микрокоманды будет определяться адресом,.считанным из предыдущей микрокоманды, который поступает на другие входы регистра 22,а значение нулевого бита адресамикрокоманды (О ) определяется дешифратором О и поступает с еговыхода на вход регистра 22.Сигнал старших битов адреса микрокоманд формируются по схемам, аналогичным схеме формирования первогобита адреса микрокоманды,Сигнал занесения информации изрегистра 9 в регистр 22 поступаетиэ регистра 23 на входы регистра 22и определяет, что код адреса следующей микрокоманды определяется зна 1чениями битов регистра 9, Сигналы кода константы из регистра 23 поступа"ют на входы мультиплексора 11. Кодконстанты используется при формировании адреса следующей микрокоманды,данных на запись, адреса обращения.Сигнал микрооперации прерыванияпоступает на вход блока 32 и определяет выдачу сигнала "Разрешение прерывания" на выходы прерывания уст.ройства, а также поступает на входы)блока 6 и определяет работу устройства в режиме прерывания. Блок 6 вырабатывает сигнал занесения адресамикрокоманд на выходе триггера 48и на выходе генератора 54 в сигналзанесения данных и адреса в регистры 7 и 21, которые поступают соответственно на входы регистров 22,17 и 21,По коду константы, поступающему из регистра 23, сигналам с входов 26 и 27.и в соответствии с заданным алгоритмом блок 16 формирует адрес обращения, который поступает через регистр 14 на регистр 21, и формирует данные обращения, которые поступают через регистр 2 в регистр 7; данные обращения и адрес обращения поступают с регистров 17 и 21 на блок 4 и блок 5 соответственно, и с их выходов - в проверяемый блок памяти, причем данные передаются только при выполнении операции Запись . Не дожидаясь окончания вы- мполнения обращения, т,е. не дожидаясь сигнала ответа на входе блокав случае выполнения операции "Записи" или ответа на входах блока 1 и блока 3 в случае операции 5 "Чтение", блок 6 производит подготовку к следующему обращению, формирует адрес обращения, данные обращения и хранит эти данные и адрес в регистрах 12 и 14 соответст венно до окончания текущего обращения,В случае операции Чтение" данчые, считанные с регистра или ячейки памяти проверяемого блока через 15 блок 3 поступают на компаратор 7 для сравнения с данными, сформиро" ванными по алгоритму содержащемусяв блоке 13, и хранящимися на регистре 17. Если в считанных данных об наружена ошибка, то по выходному сигналу компаратора 7 блок 6 прекратит выполнять обращение, и на индикаторах 29 и 28 будут индицироваться разряды, по которым произошло несовпадение.В случае отсутствия ошибки в считанных данных выполняется следующее обращение, при этом информация с регистра 12 и регистра 14 заносится ЗО в регистр 17 и регистр 21 соответственно и поступает на выходы устройства через блоки 4 и 5 и элементы И-НЕ 2, НЕ 68, куда также поступают код операций и сигнал запроса. З В случае выполнения операции "Запись", данные из регистра 17 по- ступают через блок 4 на проверяемый блок памяти, в,случае выполнения 40 операции пЧтение" данные из регистра 17 поступают на компаратор 7 для сравнения с данными, считанными из проверяемого блока памяти.До окончания текущего обращения по адресу микрокоманды следующего обращения считывается из блока 13 код следующей микрокоманды и ведется подготовка к следующему обращению, при этом формируются данные обращения и заносятся в регистр 12, адрес следующего обращения заносится в регистр 14, а также формируется адрес следующей микрокоманды.Количество микрокоманд, которые используются для подготовки к следующему обращению, зависит от алгоритма контроля. Работа устройства продолжается до выполнения программы контроляОна может быть остановлена сигналом на входе 25.Предложенное устройство может применяться для контроля алфавитноцифрового печатающего устройства АЦПУ) или аналогичных устройств, при этом предложенное устройство производит чтение информации из .регистра состояний, тем самым проверяет готовность АЩ 1 У просиять информацию, и если код регистра состояний разрешает запись, устройство производит запись информацйи в регистр данных проверяемого АЦПУ, По распечатке, выданной АЦПУ, определяется его работоспособность, При контроле блока памяти производится запись и счит.двание информации по всем адресам памяти. При наличии сигнала на входе 31 устройство будет работать в режиме Ожидание", Необходимость работы в режиме "Ожидание" возникает в том случае, если данные следующего обращения зависят от значений данныхсчитанных при предыдущем обращении. В режиме иОжидание подготовка к следующему обращению производится только после окончания предыдущего обращения, т.е. после приема считанных данных предыдущего обращения на входы блока 3 и ответа проверяемого блока памяти, т.е. поступлении сигнала на вход блокаПредложенное устройство может Вести проверку внешних устройств, которые могут быть задатчиками, т.е. таких устройств, которые выставляют прерывание на интерфейс, и получив разрешение на прерывание, передавать информацию по интерфейсу. Для работы в режиме прерывания, устройство записывает в регистр состояния проверяемого устройства код, разрешающий подготовку к выдаче сигнала прерывания на интерфейс. Приняв на вход элемента согласования 33 блока 32 (фиг, 2) запрос на прерывание, устройство вырабатывает сигнал разрешения прерывания, который с выхода элемента согласования 41 через интерфейс поступает в проверяемое устройство, которое вырабатывает сигнал прерывания, поступающий на вход элемента согласования 34, при этом на входы блока 3 поступант контроли 1092569руемые данные (например, вектор прерывания). По окончании процедуры прерывания вырабатывается сигнал "Конецпрерывания" на выходе элемента согласования 42 блока 32, который выдается на выход устройства,Так как предложенное устройство позволяет вести обмен с проверяемым устройством через интерфейс, то обеспечивается проверка периферийных и оперативных запоминающих устройств, алгоритм обмена информации которых соответствует требованиям интерфейса. Устройство позволяет обнару живать ошибки в считанных данных (например, при проверке ОЗУ), фиксировать биты несоответствия, а также адрес обращения, по которому произошла ошибка, в случае обнаружения 20 ошибки устройство переходит в режим "Останов", при этом высвечиваются на индикаторах адреса и данные, в которых произошла ошибка. Кроме того устройство позволяет контролировать алгоритм рабаты проверяемых блоков памяти, анализируя считанные коды регистров состояния, оно эффективно при прогоне контролируемых блоков памяти, так как позволяет на микропрограммном уровне организовать длительный прогон нескольких однотипных блоков памяти.Таким образом, предложенное устройство обеспечивает высокое быстродействие при контроле, так как оно ведет обмен информацией только с проверяемым блоком памяти, а также за счет того, что подготовка данных и адреса следующего обращения производится, не ожидая окончанья предыдущего обращения, сокращения оборудования для наладки, проверки и прогона проверяемых устройств, что повышает надежность устройства; и удешевление процесса наладки, проверки и прогона периферийных и оперативных запоминающих устройств.1