Устройство для обращения двух процессоров к общему блоку памяти

обновлена, Для ряда управляющих систем, работающих в реальном масштабе времени, это недопустимо,Известен метод связи процессоров через общую память, организованную по принципу "почтового ящика", частично решающий эту задачу, В общей памяти отводятся фиксированные области; "почтовый ящик состояний" и "почтовый ящик сообщений", Один йз йроцессоров формирует массив информации и сопровождающую ее квитайциб, помещая их соответственно в "почтовый ящйк сообщений" и "почтовый ящик состояний". Другой процессор по мере готовности обращается к "почтовому ящику сообщений" и при обнаружении квитанции о наличии данных в соответствующем "почтовом ящике сообщений" устанавливает в исходное состояние квитанцию и считывает массив информации,При этомдля устройства-прототипа возможны случаи, когда, например, первый процессор перед чтением массива выполняет команду анализа квитанцйи, которая в данный момент времени указывает на разрешение доступа. Второй процессор перед обновлением информации в массиве также устайовит запрос на анализ состояния квитанции для данного массива. Так как общая память в данный момент занята первым процессором, запрос на обращение второго процессора к общей памяти будет задержан на время выполнения чтения квитанции первым процессором. После окончания анализа квитанции первым процессором его следующая команда, которой он должен изменить состояние квитанции для блокировки доступа второго процессора к массиву, будет задержана из-за занятости общей памяти вторым процессором, По окончании анализа квитанции вторым процессором его следующая команда, содержащая запись в квитанцию кода блокировки для первого процессора, будет задержана, т.к, первый процессор в данный момент обращается к общей памяти для изменения кода квитанции, Таким образом, существует отличная от нуля вероятность, что оба процессора, проанализировав квитанцию, одновременно получат доступ к одному и тому же массиву,Цель изобретения - устранение данного недостатка, т,е. расширение областииспользования за счет обеспечения синхро,низации доступа процессоров к общему блоку памяти при обмене массивами информации,Поставленная цель достигается тем, что в устройство для обращения двух процессоров к общему блоку памяти, содержащеевосемь триггеров, два элемента И-НЕ, два дешифратора адреса, два элемента И, генератор импульсов, причем входы первого и второго дешифраторов адреса подключены к первой и второй шинам адреса устройства соответственно, а выходы первого и второго дешифраторов адреса соединены соответственно с входами данных первого и второго триггеров, выходы которых соединены соответственно с первыми входами первого 10 и второго Элементов И, вторые входы которых соединены соответственно с первой и второй шинами записи устройства, инверсные выходы третьего и четвертого триггеров 15 подключены соответственно к первой и второй шинам разрешения обменаустройства, синхровходы первого и второго триггеров соединены соответствейно с первой и второй шинами синхронизации обмена ментов И-НЕ соединены соответственно с установочными входами пятого и шестого триггеров, введеныдевятый и десятый триггеры, с третьего по шестой элементы 25 И-НЕ, прйчем прямые выходы пятого и шестого триггеров соединены соответственно со входами данных третьего и четвертого триггеров и с первыми входами третьего и четвертого. элементов И-НЕ, вторые входы ЗО которых соединены соответственно с первой и второй шинами запроса устройства и первыми входами первого, второго и йятого, шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходами генератора импульсов и прямыми выходами седьмого и восьмого триггеров, установочные входы которых соединены.соответственно с первой и второй шинами установки исходногосостояния ус 40 тройства, а инверсные выходы которых соединены соответственно с третьими входами второго и первого элементов И-НЕ, четвертые входы которых соединены соответст-, венно с инверсными выходамипятого и шестого триггеров и с первой и второй ши 45 нами запрета доступа устройства, синхровходы пятого и шестого триггеров, объединенные со входами сброса соответственно третьего и четвертого триггеров, соединены с первой и второй шинами синхронизации обмена устройства соответственно, синхровходы третьего и четвертого триггеров соединенысоответственно с первой и "второй тактбвыми шинами устройства, входы данных пятого и шестого триггеров соединены с шиной нулевого потенциала устройства, выходы третьего и четвертого элементов И-НЕ соединены соответственно с синхровходами седьмого и восьмого триггеров, входы даннйх которых 50 55 20 устройства, выходы первого и второго элесоединены соответственно с прямыми выходами девятого и десятого триггеров, входы данных, синхровходы и входы сбросакоторых соединены соответственно с разрядом первой и второй шин адреса устройства, выходами первого и второго элементовИ, выходами пятого и шестого элементовИ-НЕ,СовокупнОсть в устройстве известныхэлементов с вновь введенными двумя триггерами, четырьмя элементами И-НЕ с указанными связями при организации работыдвух процессоров на общий блок памяти состандартной совмещенной магистралью адрес/данные (типа МПИ) позволяет каждомуиз процессоров "захватить" общий блок па-мяти не на одно, а на два последовательныхобращения, что обеспечивает надежную работу при обмене массивами информации сасинхронным поступлением запросов наобращение к памяти от обеих процессоров,т.е, расширить область использования устройства.На фиг. 1 приведена схема устройства;нэ фиг. 2 - схема использования устройствасовместно с двумя процессорами,Устройство для обращения двух процессоров к общему блоку памяти (фиг, 1) содержит триггеры 1, 2, элементы И-НЕ 3, 4,генератор импульсов 5, триггеры 6 - 9, элементы И-НЕ 10, 11, триггерц 12, 13, элементы И 14, 15, триггеры 16, 17, дешифраторц.18, 19, элементы И-НЕ 20, 21.На фиг, 2 приведены устройство 22 дляобращения двух процессоров 23 и 24 к общему блоку памяти 25; мультиплексор 26,регистр адреса 27, элемент ИЛИ 38. Первыйи второй процессоры 23, 24 содержат соответственно процессорный элемент 28, 29,элементы НЕ 30, 31, элементы ИЛИ 32, 33 иИЛИ 34, 35, шинные формирователи 36, 37.В качестве процессорных элементов 28,29 можно использовать однокристальныемикропроцессоры Н 1806 ВМ 2 (бКО,347,456ТУ) с системной магистралью МПИ,Блок памяти 25 может быть выполнен намикросхемах 537 РУ 9 А, шинные формиро ватели 36, 37 - на микросхемах 530 АП 2,мультиплексор 26 - на основе микросхем533 КП 11,Устройство работает следующим образом, При включении питания процессорныеэлементы 28, 29 формируют сигналы УСТ 1,УСТ 2, которые, поступая на соответствующие шины установки исходного состоянияустройства 22, устанавливают триггеры 8, 9в состояние "0", так как на шинах запроса.ЗП 1, ЗП 2 устройства установлен "нулевой"потенциал, выходы И-НЕ 3, 4 находятся всостоянии "1". Первый же сигнал синхронизации обмена ОБМ 1, ОБМ 2, поступивший соответственно по первой или второй шикамсинхронизации устройства 22, установит в5 состояние "0" триггеры 1, 2 и 6, 7 соответственно. Установкой потенциала "1" на шинах запрета доступа устройства 22 (сигналыБД 1, БД 2) доступ процессоров 23, 24 к блокупамяти 25 блокирован,10 Устройство 22 обеспечивает каждомупроцессору 23, 24 два режима работы.с общим блоком памяти 25(независимо от режима работы другого процессора) - первыйили.второй режим. При необходимости об 15 мена массивами один из процессоров задает первый режим работы с устройством 22,благодаря чему организуется возможность"захвата" этим процессором общей памяти25 на два последовательных обращения. Во20 втором режиме устройство 22 обеспечиваетпроцессорам 23, 24 "захват" магистрали общей памяти 25 тольконэ однообращение.При этом, как в первом, так и во второмрежимах осуществляется времейное разде 25 ление запросов на обращение к блоку общей памяти 25,Вид режима работы устройства определяется соответственно состоянием триггеров 12, 13,30 Для работы в первом режиме процессор,(например, 23), выставляет на первой шинеадреса АД 1 устройства 22 адрес триггера12, который представляет собой для процессора 23 однобитовый программнодоступ 35 ный (по записи) регистр, подключенный кмагистрали адрес/данные,Дешифратор адреса 18 дешифрируетадрес, установленный на его входах, и выдает на выходе сигнал уровня "1", После этого40 на первую шину сийхронизации обмена устройства 22 процессор выдает сигналОБМ 1, который устанавливает триггер 16 всостояйие "1". Затем процессор 23 снимаетс магистрали АД 1 адрес и устанавливает на45 подключенном к О-входу триггера 12 разряде магистрали АД 1 потенциал "1". Вслед заэтим процессор выставляет сигнал ДЗП 1,который по первой шине записи данных через элемент И 14 устанавливает триггер 12 в50 состояние "1",При необходимости синхронизации обмена массивами. второй процессор 24аналогично первому формирует соответствующуто последовательность сигналов и ус 55 танавливает триггер 13 в состояние "1".Выставленный первым процессором 23сигнал запроса (ЗП 1) по первой шине запроса устройства 22 позволяет импульсу частоты Г 1 двухфазного генератора импульсов 5через элемент И-НЕ 3 установить триггер 11784986 7 8в состояние "1". При установке потенциала дит в исходное состояние "0", При этом эле"0" на первой шине запрета доступа (БД 1)мент И-НЕ 4 продолжает оставаться закрыблокировка доступа к памяти-снимается итым потенциалом "О" с инверсного выходаустройство 22 обеспечивает монопольное триггера 8, Поэтомуприпоступленииотвтоиспользование блока памяти 25 первым 5 рого процессора 24 сигнал запроса ЗП 2процессором 23. Мультиплексор 26 при до окончания второго обращения первоэтом разрешает прохождение на,регистр го процессора 23 к общему блоку памятиадреса 27 и блок памяти 25 сигйалов управ, второй процессор 24 доступ к блоку 25ления с выходов процессора 23; не получит. Возможность такого доступаЭлемент И-НЕ 4 будет при этом закрыт 10 сохранится только для первого процессопотейциалом с инверсного выхода триггера ра 23.1, Передний фронт тактового импульса ТИ 1 При его втором обращении к блоку папроцессорного элемента 28 по первой так- мяти 25 процессорный элемент 28 выставиттовой шине устройства 22 устанавливает сигнал ЗП 1 уровня "1", который через оттриггер 2 в состояние "1", благодаря чему на 15 крытый элемент И-НЕ 10 установит триггерпервой шине разрешения обмена устройст- . 12 в исходное состояние "0", переводя уства 22 появляется сигнал Р 01, уровень. "О" . ройство 22 во второй режим работы,которого позволяет процессору 23 продал-, Импульс частоты 1 двухфазного генеражить процедуру обмена. Процессорный эле- тора импульсов 5 через элемент И-НЕ 3 усмент 28 снимает сигнал запроса ЗП 1 и 20 танавливает триггер 1 в состояние "1",одновременно выставляет на магистраль разрешая доступ вблок памяти 25 первомуадрес(данные АД 1 адрес, который по за- процессору 23; По переднемуфронтутактоднему фронту (переход от потенциала "1" к вого импульса ТИ 1 триггер 2 установитея впотенциалу "О") сигнала синхронизации об.- состояние "1". Получивсигнал разрешениямена ОБМ 1 фиксируется в адреСном регист обмена Р 01, процессорный элемент 28 снире 27; Этим же сигналом триггер 2 мает сигйал запроса ЗП 1 и выставляет навозвращается в исходное состояние."0". Ра- магистрали адресданные адрес, а затем инее при снятии Сигнала запроса ЗП 1 перво- . сигнал синхронизации обмена ОБУ 1, кото. го процессора 23 (переход от потенциала рый вернет триггер 2 в исходное соетояние"1" к потенциалу "0") триггер 8 через эле "0". Т.к, триггеры 1 и 12 находятся соответмент И-НЕ 20 установится в состояние "1", ственно в состоянии "1" и "0", то при снятиийри этом с его инверсного выхода блокиру- сигнала ЗП 1 (пеоеход от потенциала "1" кющий уровень "0" поступит на четвертый потенциалу "О") триггер 8 установится в исвход элемента И-НЕ 4 ходное состояние "О". При завершении проЕсли процессор 23 осуществляет проце цедуры обращения к блоку 25 процессор 23дуру чтения даннйх из блока памяти 25, онснимет сигнал ОБМ 1(переход отпотенвыставляет сигнал ДЧТ 1, который через эле- циала "О" к потенциалу "1") и установиттриг- .мент НЕ 30 и элементы ИЛИ 32, 33 открыва- гер 1 в исходное состояние "0". Тем самым,ет шинный формирователь 36 для передачи если к этому моменту времени был установинформации от блока памяти 25 на шины 40 лен сигнал запроса 3 П 2 второго процессораадрес/данные АД процессорного элемента 24 он получит доступ к общему блоку памя 28. Этот же сигнал, поступая через мульти- ти 25, Первый же импульс частоты Г 2, сдвиплексор 26 и элемент ИЛИ 38 на вход раз- нутой на половину периода оносительно .решения блока памяти 25, переводит его частоты Р 1,установиттриггер 6 всостояниевыходы из высокоимпедансного состояния 45 "1", закрывая тем самым элемент И-НЕ 3, ав активное. также доступ процессора 23 к блоку 25; ПриЕсли процессор 23 осуществляет проце- получении процессорным элементом 29 сигдуру записи данных в блок памяти 25, про- нала разрешения обмена РО 2, он начинаегцессорный элемент 28 выставляет на шинах аналогично процессорномуэлементу 28 выАД информацию и затем Формирует сигнал 50 полнять процедуру обмена с блоком памятиДЗП 1, который через открытыймультиплек, При этом в зависимости от состояниясор 26 устанавливает потенциал "0" (режим триггера 13 обмен будет выполняться либозаписи) на управляющем входе блока памя- в первом режиме,два последовательных обти 25; Этот же сигнал через элемент ИЛИ 38 ращения), либо во втором режиме (одно обпоступает на вход разрешения блока памя ращение),ти 25 При необходимости начать работу сразуПо окончании процедуры обмена перво- со второго режима процессоры 23, 24 должго процессора 23 с блоком памяти 25(конец ны установить соответственно триггеры 12,первого обращения) уровень сигнала ОБМ 1 13 аналогично описанному ранее в состояизменяется с "0" на "1", и триггер 1 перехо- ние "0". После этого пооцедура захвата общего блока памяти 25 будет осуществляться массив второму процессору, При этом втоаналогично изложенному выше с темотли- рой процессор выполняет еще одно обращечием, что послезавершения обмена сбло- ние к общей памяти, например чтение ком 25 одного из процессоров другой произвольной ячейки памяти; необходимое получает возможность тут же выполнить 5 для сброса через открытый элемент И-НЕ 11. обращейие к общему блоку памяти 25, триггера 13 в состояние "0". Указанная по- Триггеры 8, 9 в этом режиме вследствие следовательностьдействий второго процес- наличия на их О-входах потенциалов "О" бу- сора будет выполнятьсядо тех пор, пока дут постоянно находиться в исходном состо- квитанция не будет указывать на разрешеянии "О", 10 ние доступа к массиву, т е. на завершениеВ связи с тем, что процессоры незави- обновления информаций массива первым симо друг от друга задают свой режим раба- процессором,ты с устройством 22, возможны следующиеЕсли первый процессор завершйл обслучаи. устройство работает одновременноновление массива,то анализквйтанции при с обеими процессорами либо в первом, либо 15 первом обращении второго к общей памяти - во втором режиме; устройство работает с укажет йа разрешение доступа к массиву, В первым процессором в первом режиме, а с этом случае при снующемобращении втовторым процессором - во втором, либо, на- рой процессор установит квитанцию, запреоборот. Сочетание режимов может варьиро- щающую первому" процессору доступ к ваться в зависимости от задач, решаемых 20 массиву. При этом же обращении триггер 13 конкретной управляющей системой, в кото- установится в состояние "0", переведя дальрую включено устройство 22, нейшую работу устройства 22 с вторым проНапример, пусть в общем блоке памяти цессором во второй режим.выделена определенная область под массив Представленный пример одной из возинформации, который подготавливается 25 можных организаций функционирования первым процессором и по мере его полйого заявляемого устройства -в системе показы- обновления обрабатывается вторым про- вает его способность работать независимо цессором. Перед обновлением массива ин- с каждым из процессоров в одном из опиформации первый процессор 23 санных ранее режимов.устанавливает триггер 12 в состояние "1", 30 Такимобразом,захватобщегоблокапазадавая тем самым первый режим работы мяти на два последовательных обращения устройства 22 с этим процессором. Со вто- независимо друг от друга каждым из двух рым процессором 24 устройство 22 в это процессоров позволяет синхронизировать время работает, например, во втором режи- . доступ процессоров к общему блоку памяти ме (триггер 13 - в состоянии "0"), Первый 35 при обмене массивами,процессор, обратившись к общему блоку па. мяти, "захватывает" магистраль общей па- Ф о р м у л а и 3 о б р е т е н и я мяти на два обращения, При первом из них Устройстводля обращения двух процес- он анализирует квитанцию в "почтовом саров к общему блоку памяти, содержащее ящикесостояний" указанногомассиваипри 40 восемь триггеров, два элемента И-НЕ, два разрешении доступа в него устанавливает дешифратора адреса, два элемента И, гене- квитанцию, запрещающую второму процес- ратор импульсов, причем входы первого и сору доступ к массиву информации. При второго дешифраторов подключены к перэтом же обращении появление сигнала вой и второй шинам адреса устройства соЗП 1 вызывает установку триггера 12 в со ответственно, выходы первого и второго стояние ".1". Т.е, устройство 22 переходит дешиФраторов адреса соединены соответк работе с первым процессором во второМ ственно с входами данных первого и второ- режиме. . го триггеров, выходы которых соединеныПри необходимости считывания указан- соответственно с первыми входами первого ного массива вторым процессором он уста и второго элементов И, вторые входы котонавливает триггер 13 в состояние "1",рых соединены соответственно с первой и переводя тем самым работу устройства 22 с: второй шинами записи устройства, инверсним в первый режим. Далее при обращении ные входы третьего и четвертого триггеров к общей памяти второй процессор осущест- подключены соответственно к первой и втовляет ее "захват на два обращения, в пер рой шинам разрешения обмена устройства, вом из которых он анализирует квитанцию синхровходы первогои второго триггеров в "почтовом. ящике сообщений" указанного соединены соответственно с с первой и массива. Если первый процессор не завер- второй шинами синхронизации обмена устшил еще обновление информации, то кви- ройства, выходы первого и второго элементанция указывает на запрет доступа в тов И-НЕ соединены соответственно сустановочными входами пятого и шестого триггеров, о т л и ч а ю щ е е ся тем, что, с целью расширения области использования, в устройство введены девятый и десятый триггеры, с третьего по шестой элементы И-НЕ, причем прямые выходы пятого и шестого триггеров соединены соответственно с входом данных третьего и четвертого триггеров и с первыми входом третьего и четвер.того элементов И-Н Е, вторые входы которых соединены соответственно с первой и второй шинами запроса устройства й йервыми входами первого, второго и пятого, шестого элементов И-НЕ, вторые входы которыхсоединены соответственно с первым и вторым выходами генератора импульсов и прямыми выходами седьмого" и восьмого триггеров, йнверсныевыходы которых соединены соответственно с третьими входами второго и первого элементов И-НЕ, четвертые входы которых соедийены сост ветственно с инверсными выходами пятого и шестого триггеров и с первой и второй шинами запрета доступа устройства, синхровходы пятого и шестого триггеров, объединенные с входами сброса соответственно третьего и четвертого триггеров соединены с первой и второй шинами синхронизации 5 обмена устройства соответственно, синхронходы третьего и четвертого триггеров соединены соответственно с первым и вторым тактовыми шинами устройства, входы сброса седьмого и восьмого трмггеров соедине ны с первой и второй шинами установкиустройства, входы данных пятого и шестого триггеров соединены с шиной нулевого потенциала устройства, выходы третьего и четвертого элементов И-НЕ соединены 15 соответственно с синхровходами седьмогои восьмого триггеров, входы данных которых соединены соответственно с прямыми выходами девятого и десятого триггеров, входы данных синхровходы и входысбро са которых соединены соответственно сразрядом первой и второй шин адреса уст-, ройства, выходами первого и второго элементов И, выходами пятого и шестого элементов И+Е.ре ректо оизводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 1 Заказ 4366 ВНИИПИ Гос Тиражвенного комитета по и 113035, Москва, Ж,Подписноеретениям и открытиям при ГКНТ ССшская наб 4/5