Устройство цикловой синхронизации

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскииСоциалистическиаРеспублик пи 944136(5 )М. Кл. Н 04 Ь 7 Ю 8 1 Ьоударстмииый комитет СССР ио делам иэобретеиий и открытий(54) УСТРОЙСТВС ЦИКЛОВОЙ СИНХРОНИЗАЦИИ Устройство цикловой синхронизации от носится к радиотехнике и может исполь эоваться в системах передачи информационных сигналов,Известно устройство пикловой синхронизации, содержащее дешифратор, на который подан синхросигнал и счетчик, связанный через ключ с генератором тактовых импульсов и подключенный к входу распределителя, фазовые выходы которого подключены к соответствующим накопителям, а выходы последних - к решающему блоку, управляющему ключом и порогом накопителей. В данном устройстве синхрь. сигнал расшифровывается в дешифраторе . и открывает ключ, через который тактовые импульсы проходят на счетчик, а с него - на распределитель импульсов, При атом со второго выхода дешифратора им пульсы поступают на входы всех накопителей, с фазами которых они совпадают. При достижении содержимым одного иэ накопителей заданного порога, его фаза принимается решающим блоком за истин- ную. А состояние других накопителей говорит о состоянии канала, в зависимости от которого решающий блок изменяет пороги накопителей; что позволяет новы- сить достоверность фазы цикловой синх- ронизации Г 1 .Недостатком известного устройства является невысокая вероятность удержа ния синхрониэма в условиях интенсивных помех, обусловленная одинаковыми условиями работы всех накопителей независи мо от положения фазы щкловой сиихро низа ции,Известно устройство цикловой сижронизации, содерясащее входной накопитель, счетчик тактов, генератор тактовых импульсов, счетчик циклов, последовательно соединенные первый блок памяти и блок сравнения, а также элемент И и блок дешифраторов. Данное устройство может распознавать состояние наличия синхрониэма, сбоя синхронизма, ложного3 94413 обнаружения сбоя и т, д, и принимать соответствующие решения 23Однако при высоком уровне помех вероятность удержания синхронизма устройством снижается и увеличить ее нельзя, не увеличив при этом и вероятность ложного состояния синхронизма и вероятность ложного сбоя синхронизма, так как необходимое для этого изменение настройки дешифратора распространяется не только 1 о на время истинной фазы, но и на все время работы, включая и ложные фазы счетчика тактовых импульсов, что снижает надежность работы устройства. 15Цель изобретения - уменьшение вероятности сбоя синхронизма.Поставленная цель достигается тем, что в устройство цикловой синхронизации, содержащее входной накопитель, счетчик тактов, генератор тактовых импульсов, счетчик циклов, последовательно соединенные первый блок памяти и блок сравнения, а также элемент И и блок дешифраторов, введены последовательно соединенные блок преобразования, коммутатор и первый регистр сдвига, последовательно соединенные датчик синхропоследовательности (СП) и второй регистр сдвига, счетчик сдвига, последовательно соединенные счетчик ошибок, пороговый блок и первый элемент ИЛИ, блок инверторов, блок вентилей, последовательно соединенные второй элемент ИЛИ, второй блок памяти и третий элемент ИЛИ, последовательно соединенные четвертый элемент ИЛИ, иЭ 5 третий блок памяти, а также пороговый элемент и второй элемент Ипервый и второй входы которого подключены к соответствующим выходам счетчика оши 40 бок и входам порогового блока, первый и второй входы счетчика ошибок подключены к первому и второму выходам блока вентилей, третий и четвертый вы - ход которого подсоединены к входам четвертого элемента ИЛИ, пятый, шестой,45 седьмой и восьмой выходы блока вентилей подсоединены к входам второго элемента ИЛИ, девятый и десятый выходы подсоединены к входам счетчика циклов, выход которого через последовательно соединенные пороговый элемент и третий блок памяти подсоединен к второму входу третьего элемента ИЛИ, одиннадцатый выход блока вентилей подсоединен к первому входу первого блока памяти, второй вход которого объединен с входом третьего блока памяти и вторым входом второго блока памяти, первый вход которого подключен к первому входу .счетчика тактов, первый выход которого подсоединен к третьему.входу первого блока памяти и через блок сравнения к первым входам блока инверторов и блока вентилей, второй выход счетчика тактов подсоединен к вторым входам блока инверторов и блока вентилей, к третьим входам которых подсоединен выход счетчика сдвига, вход которого объединен с вторыми входами первого и второго регистров сдвига и подключен к шине импульсов сдвига, выход первого регистра сдвига подсоединен к четвертому входу блока инверторов, а выход второго регистра сдвига подсоединен к первому входу первого элемента И, к второму входу которого подключен первый выход блока инверторов, а выход подсоединен к четвертому входу блока вентилей, пятый, шестой, седьмой, восьмой и девятый входы которого подключены к соответствующим выходам блока инверторов, пятый вход которого объединен с десятым входом вентилей и подключен к выходу первого элемента ИЛИ, выход второго элемента И подсоединен к одиннадцатому входу блока вентилей, к шестому входу блока инверторов, седьмой вход которого подключен к двенадцатому выходу блока вентилей, двенадцатый вход которого подключен к выходу третьего блока памяти, тринадцатый выход блока. вентилей через третий элемент ИЛИ подключен к седьмому входу блока инверторов и соответствующему входу коммутатора, дополнительный вход которого подключен к дополнительному выходу блока инверторов, к восьмому входу которого подключен четырнадцатый выход блока вентилей, к тринадцатсму и четырнадцатому входам которого подключены другие входы блока инверторов, а пятнадцатый выход блока вентилей объединен с выходом второго блока памяти.На чертеже представлена структурная схема устройства.Устройство цикловой .синхронизации содержит входной накопитель 1, блок 2 преобразования, генератор 3 тактовых импульсов, коммутатор 4, регистр 5 сдвига, счетчик 6 тактов, счетчик 7 сдвига, регистр 8 сдвига, датчик СП 9, элемент И 10, блок 11 инверторов, содержащий инверторы 12 - 20, блок 21 дешифраторов, счетчик 22 ошибок, пороговый блок 23, блок 24 вентилей, содержащий вентили 25 - 38, элемент ИЛИ 39, элемент И 40, элемент ИЛИ 41, блок 42 сравнения, блоки 43 и 44 памяти, элементчике 22 накапливается число ошибок принулевых и единичных позициях СП соответственно.Далее сигналы со счетчика 22 поступают на пороговый блок 23 и блок 21дешифраторов, в результате чего на выходе элемента И 40 формируется единичный сигнал при полном отсутствии ошибок, а на выходе элемента ИЛИ 39 формируется единичный сигнал в случае, если число ошибок в счетчике 22 превышает заданный порог,Счетчик тактов 6 имеет коэффициентпересчета, равный числу тактов в цикле,и при счете импульсов генератора 3 одинраз за цикл вырабатывает единичный цикловый сигнал, соответствующий истиннойфазе цикловой инхронизации, которыйв течение соответствующего тактаоткрывает вентили 27 - 31. При этом,в случае полного отсутствия ошибок, единичный сигнал с элемента И 40 про,ходит через вентиль 31, элемент ИЛИ 46,и устанавливает или подтверждает нулевое состояние блоков 43 и 44 памяти иблока 47 памяти, выходной сигнал которого проходит через инвертор 20, вентиль27 и устанавливает в нулевое состояниесчетчик 49 циклов со сбоем синхронизации. То же самое происходит в случае,если на выходе элемента И 40 - нулевойсигнал, и на выходе элемента ИЛИ 39сформирован нулевой сигнал, свидетельствующий о малом ксцтнчестве ошибок, который через инвертор 14, вентили 32, 30и вентильь 34, открытый при нулевомсостоянии блока 44 памяти, проходит навторой вход элемента ИЛИ 46. Этим подтверждается наличие синхронизации.Если же в этом такте на выходе элемента ИЛИ 39 формируется единичныйсигнал, что свидетельствует о превышении допустимого количества ошибок, тоэтот сигнал проходит через вентиль 29,элемент ИЛИ 41 и устанавливает блок47 памяти в единичное состояние и, воздействуя на установочный вход счетчика6 тактов подтверждает его установку всостояние, соответствующее истинной фазе синхронизации, Сигнал сбоя с выходаблока 47 памяти поступает на вентиль28, через который цикловый сигнал проходит на счетчик 49 циклов со сбоемсинхронизации. Одновременно сигнал сбояпоступает с блока 47 памяти на элемент ИЛИ 45 и далее на первый входкоммутатора 4, в результате чего вследующем цикле в регистр 5 сдвигапроходит сигнал с блока 2 преобразова 5 944136 6 ИЛИ 45, элемент ИЛИ 46, блок 47 памяти, пороговый элемент 48 и счетчик 49циклов.Устройство цикловой синхронизацииработает следующим образом, 5Принимаемый сигнал синхропоследовательности накапливается во входном накопителе 1 по одному разряду в каждомтакте. Синхропоследовательность представляет собой И - разрядный двоичный 10код ( основной), каждый разряд которого"0 или "1 " закодирован двумя разрядами защитного кода, соответственно 01или "10". Во входном накопителе 1 содержится 2-И принятых последними разрядов защитного кода. Вследствие воздействия помех в канале связи часть разрядов оказывается искаженной, при этомэлемент основного кода вместо вида 10или "01" имеет вид "00" или "11, чтоназывается стиранием элемента основного кода,Иэ входного . накопителя 1 сигналпоступает в блок 2, В блоке 2 преобразования все стирания преобразуются к .25виду "00" и к виду "11".В каждом такте коммутатор 4 пропускает сигнал блока 2 при нулевом сигнале на выходе элемента ИЛИ 45, чтовозникает в такте, соответствующем фазе З 0цикловой синхронизации, когда на выходесчетчика 6 тактов формируется единичныйцикловый сигнал, при условии, что в предыдущем цикле не было сбоя и блок памяти 47 находится в нулевом состоянии, ине включен режим жесткой синхронизации(блок 44 памяти находится в нулевомсостоянии)Во всех остальных случаяхчерез коммутатор 4 проходит нулевойсигнал блока 2. Сигналы блока 2 послекоммутатора 4 поступают в регистр сдвига 5, Одновременно в регистр сдвига 8записывается сигнал СП от датчика СП 9.Далее на управляющие входы регистровсдвига 5 и 8 и счетный вход счетчика 7сдвигов поступает 2 -и .импульсов сдвига. При этом в случае , если в разрядеэталонной СП стоит единица, а в соответствующем разряде принятого сигналаноль, то на выходе элемента И 10 формируется сигнал ошибок, который через вентиль 25 проходит в счетчик ошибок 22 нана нулевых позициях СП при нулевом значении младшего разряда счетчика 7, апри единичном значении младшего разря 55да счетчика 7 - проходит через вентиль26 и счетчик ошибок 22 на единичныхпозициях СП. Таким образом, после прохождения 2 -И импульсов сдвига в счет 7 9441ния, что приводит к выявлению большего количества ошибок.Следует отметить, что если блок 47памяти находится длительное время всостоянии сбоя (единичном состоянии), токаждый цикловый импульс проходит сосчетчика 6 тактов через вентиль 28 насчетчик 49 циклов. При достижении всчетчике 49 циклов заданного порога навыходе порогового элемента 48 формирует- ося сигнал, который устанавливает блок 44памяти в единичное состояние,При этом независимо от номера тактана выходе элемента ИЛИ 45 присутствуетединичный сигнал и через коммутатор 4 15проходит сигнал от блока 2 преобраэования, что приводит к выявлению большегоколичества ошибок, и, кроме того, сбросблока 47 памяти, свидетельствующий овосстановлении синхронизации, может про изойти только при безошибочном совпадении принимаемой СП с эталонной СП, когда в такта соответствующем истиннойфазе цикловой синхронизации, на выходеэлемента И 40 формируется единичный 25сигнал, проходящий через вентиль 31 иэлемент ИЛИ 46 на блок 47 памяти,Сигнал с выхода вентиля 32, свидетельствующий о небольшом количестве ошибок,не проходит через закрытый вентиль 34 зона нулевой вход блока 47 памяти, а проходит в такте, соответствующем истинной фазе синхронизации, через открытыйвентиль 38, элемент ИЛИ 41 и подтверждает состояние сбоя в блоке 47 памяти. И случае, если устройство фиксирует совпадение принятой СП и эталонной СП в такте, номер которого не соответствует истинной синхронизации, в открытом сос 40 тоянии находятся вентили 33 и 34, Поэтому, если количество ошибок равно нулю, то единичный сигнал с выхода элемента И 40 проходит, через вентиль 34, элемент ИЛИ 41, устанавливает блок 4745 памяти в единичное состояние и, воздействуя на установочный вход, устанавливает счетчик 6 тактов в состояние, соответствующее истинной фазе цикловой синхронизации, т, е. корректирует фазу синхронизации. Если же произошло совпа дение С 7 с с небольшим допустимым количеством ошибок, то единичный сигнал с выхода вентиля 32 проходит через вентиль 33 на входы вентилей 35 и 36, которые управляются выходным сигналом 55 блока 42 сравнения. В исходном состоянии на выходе блока 42 сравнения сформирован нулевой сигнал, который через 36 8инвертор 18 открывает вентиль 35 исигнал с выхода вентиля 35 поступаетна вход записи блока 43 памяти. Приэтом номер такта, в котором произошлосовпадение С 1 с небольшим количествомошибок с информационного выхода счетчика тактов 6 записывается в блок 43памяти. Сигнал о записанном номере вовсех последующих тактах поступает сблока 43 памяти на блок 42 сравнения,на другой вход которого поступает сигнало номере со счетчика тактов 6,Если в дальнейшем совпадение СИ; снебольшим допустимым количеством ошибок произойдет в такте, номер которогосовпадает с номером, записанным в блоке 43 памяти, то вследствие наличия вэтом такте единичного сигнала на выходе блока 42 сравнения сигнал с вентиля 33 проходит через открытый вентиль36, элемент ИЛИ 41 и устанавливаетблок 47 памяти в единичное состояниеи счетчик тактов 6 в состояние истиннойфазы пикловой синхронизации, т. е, происходит корректировка фазы цикла.Следует отметить, что блок 43 памя.ти хранит записанный номер такта только до момента возникновения первогосигнала, подтверждающего наличие синхронизма, так как в этом случае сигнал свыхода элемента ИЛИ 46 сбрасываетблок 43 памяти в исходное состояние.Эффективность предлагаемого устройства особенно высока в условиях воздействия интенсивных помех и при резкомизменении состояния канала связи.Формула изобрете нияУстройство цикловой синхронизации, содержащее входной накопитель, счетчик тактов, генератор тактовых импульсов, счетчик циклов, последовательно соединенные первый блок памяти и блок сравнения, а также элемент И и блок дешираторов, о т л и ч а ю щ е е с я тем, что, с целью уменьшения вероятности сбоя синхрониэма, введены последовательно соединенные блок преобразования, коммутатор и первый регистр сдвига, последовательно соединенные датчик синхропоследовательности (СП) и второй регистр сдвига, счетчик сдвига, последовательно соединенные счетчик ошибок, пороговый блок и первый элемент ИЛИ, блок инверторов, блок вентилей, последовательно соединенные второй элемент ИЛИ, второй блок памяти и третий элемент ИЛИ, последова9 0441 тельно соединенные четвертый элемент ИЛИ и третий блок памяти, а также пороговый элемент и второй элемент И, пер вый и второй входы которого подключены к соответствующим выходам счетчика ошибок и входам порогового блока, первый и второй входы счетчика ошибок подключены к первому и второму выходам блока вентилей, третий и четвертый выход которого подсоединены к входам четвертого эле О мента ИЛИ, пятый, шестой, седьмой и восьмой выходы блока вентилей подсоединены к входам второго элемента ИЛИ, девятый и десятый выходы подсоединены к входам счетчика циклов, выход которого 5 через последовательно соединенные пороговый элемент и третий блок памяти подсоединен к второму входу третьего элемента ИЛИ, одиннадцатый выход блока вентилей подсоединен к первому входу первого блс 2 Ока памяти, второй вход которого объединен с входом третьего блока памяти и вторым входом второго блока памяти, первый вход которого подключен к первому входу счетчика тактов, первый выход 25 которого подсоединен к третьему входу первого блока памяти и через блок сравнения к первым входам блока инверторов и блока вейтилей, второй выход счетчика тактов подсоединен к вторым входам бло-зо ка инверторов и блока вентилей, ктретьим входам которых подсоединен выход счетчика сдвига, вход которого объединен с вторыми входами первого и второго регистров сдвига и подключен к шине импульсов сдвига, выход первого регистра сдвига подсоединен. к четвертому 36 10входу блока инверторов, а выход второгорегистра сдвига подсоединен к первомувходу первого элемента И, к второмувходу которого подключен первый выходблока инверторов, а выход подсоединенк четвертому входу блока вентилей, пятый,шестой, седьмой, восьмой и девятый входы которого подключены к соответствующим выходам блока инверторов, пятыйвход которого объединен с десятым входом блока вентилей и подключен к выходупервого элемента ИЛИ., выход второгоэлемента И подсоединен к одиннадцатомувходу блока вентилей и шестому входублока инверторов, седьмой вход которогоподключен к двенадцатому выходу блокавентилей, двенадцатый вход которого подключен к выходу третьего блока памяти,тринадцатый выход блока вентилей черезтретий элемент ИЛИ пошцпочен к седьмому входу блока инверторов и соответствующему входу коммутатора, дополнительныйвход которого подключен к дополнительному выходу блоха инверторов, к восьмомувходу которого подключен четырнадцатыйвыход блока вентилей, к тринадцатому ичетырнадцатому входам которого подключены другие входы блока инверторов, апятнадцатый выход блока вентилей объе-динен с исходом второго блока памяти.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМо 684757, кл. Н 04 Ь 7/08, 1077.2. Авторское свидетельство СССР