Устройство цикловой синхронизации

ОП ИСАНИЕ (в 944137 ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическиеРеспублик(5 )М. Кл. Н,04 Ь 7/08 1 Ъеударетееииый камитет СССР ив делам изабретеиий и отерытийДата опубликования описания 15,07.82 В,С. Князькин, В,А. Трошанов и Н. ф. Юрков(54) Устройство цикловой синхрониздции тИзобретение относится к технике передачи информации и может использоваться для помехоустойчивой синхронизации сис тем связи при передаче рекуррентных последовательностей.5 Известно устройство цикловой синхронизации, содержащее первый сумматор по модулю два, выход .которого подключен к входу регистра сдвига с обратной связью и первому входу второго сумматора по модулю два, к второму входу которого, а также к первому входу третьего сумматора по модулю два подключен первый выход регистра сдвига с обратной связью, остальные выходы которого подключены к входам дешифратора, к соответствующему входу которого подключен выход счетчика временных интервалов, первый вход которого объединен с тактовым 20 входом делителя частоты, а к остальным входам счетчика временных интервалов подключен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два обьединен с первым входом первого сумматора по модулю два, к второму входу которого подключен выход первого элемента И, а выход третьего сумматора по модулю два подключен к первым входам первого и второго элементов И, причем к второму входу первого элемента И подключен вы ход триггера фазирования, первый вход которого объединен с первым входом триггера интервалов и входом делителя частоты, выход которого подклточен к втг ому входу триггера интервалов, прямой и инверсный выходы которого подключены соот;- ветственно к блокирующему входу делителя частоты и второму входу второго элемента И, выход которого подключен к третьему входу триггера интервалов и второму входу триггера фазирования 1 .Однако известное устройство обладает недостаточной помехозащищенностью иэза необходимости выделения без ошибок участка рекуррентной последовательности значительной длины.При этоы на блокирующем входе делителя 11 частоты появляется низкий уровень напряжения, закрывающий вход делителя 11 частоты, а на входе элемента И 8 высокий уровень, Закон образования регистром 2 сдвига с обратной связью последовательности знаков аналогичен закону образования входной рекуррент - ной последовательности, поэтому после заполнения регистра 2 сдвига с обратной связью входной последовательностью, с выхода 14 формирования обратной связи и входа устройства на выходы третьего сумматора 6 по модулю два поступают одинаковые сигналы. При этом ошибки во входной последовательности или последовательности первоначального заполнения регистра 2 сдвига с обратной связью приводят к появлению ошибочных знаков на одном из входов третьего сумматора 6 по модулю два. В результате этого первый сигнал ошибки, который появляетсяна выходе третьего сумматора 6 по мо 3 944 1,3Цель изобретения - повышение помехозащишенности.Поставленная цель достигается тем, что в устройство цикловой синхронизапщ, содержащее первый сумматор по модулю два, выход которого подключен к входу .регистра сдвига с обратной связью и первому входу второго сумматора по модулю два, к второму входу которого, а также к первому входу тртье го сумматора по модулю два подключен первый выход регистра сдвига с обратной связью, остальные выходы которого подключены к входам дешифраторак соответствующему входу которого подключен выход счетчика временных интервалов, первый вход которого объединен с тактовым входом делителя частоты, а к остальным входам счетчика временных интервалов подключен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматора по модулю два, к второму входу которого подключен выход первого элемента И, а выход третьего сумматора по .модулю два подключен к первым. входам первого и второго элементов И, причем к второму входу первого элемента И подключен выход триггера фазирования, первый вход которого объединен с первым входом триггера интервалов и входом делителя частоты, выход которого подключен к второму входу триггера интервалов, прямой и инверсный выходы которого подключены35 соответственцо к блокирующему входу делителя частоты и второму входу второго элемента И, выход которого. подключен к третьему входу триггера интервалов и второму входу триггера фазирования, введены последовательно соединенные линии задержки, третий элемент И, и дополнительный сумматор по модулю два, к второму входу которого подключен выход р -го разряда регистра сдвига с обрат 45ной связью, к входу ( И+1) разряда которого подключен выход дополнительного сумматора по модулю два, а выход третьего сумматора по модулю два подключен к входу линии задержки и второму входу третьего элемента И, к третьему входу50 которого подключен выход триггера фазирования, к третьему входу которого подключен выход дешифратора.На чертеже представлена структурная схема устройства.Устройство для цикловой синхронизации содержит первый сумматор 1 по модулю два, регистр 2 с обратной связью, вто 7 4рой сумматор 3 по модулю два, счетчик 4временных интервалов, дешифратор 5, третий сумматор 6 ло модулю два, элементы И 7 и 8, триггер 9 интервалов, триггер 10 фазирования, делитель 11 частоты, регистр 2 сдвига с обратной связьюсодержит регистр 1 2 сдвига, регистр 1 3сдвига, блок 14 формирования обратнойсвязи, дополнительный сумматор 1 5 помодулю два, линия задержки 1 6, третийэлемент И 1 7,Устройство работает следующим образом,При поступлении сигнала на первыевходы триггеров 9 и 10 триггер 9 интервала устанавливается в единичное состояние, а триггер 10 фазирования и делитель11 частоты - в нулевое состояние . Приэтом элементы И 7, И 8, И 17, закрытыи входная информация через первый сумматор 1 по модулю два поступает в регистр 2 сдвига с обратной связьюбезисправления в ней ошибок. Блокирующийвход делителя 11 частоты открыт высоким уровнем напряжения, поступающим свыхода триггера 9 интервалов и в делитель 1 1 частоты поступает тактовая частота. Через интервал времени, определяемый коэффициентом деления делителя 1 1частоты и равный времени первоначального заполнения регистра 2 сдвига с обратной связью входной последовательностью,на выходе делителя 11 частоты появляется сигнал, переводящий триггер 9 интервалов в нулевое состояние.5 9441дулю два проходит через открытый второй элемент И Я и устанавливает триггеры 8 и 10 в единичное состояние. Высокий уровень напряжения с выхода триггера 10 фазирования поступает на элементы И 7 и И 17 и сигнал ошибки с выхода третьего сумматора 6 по модулю два поступает через первый элемент И 7на вход первого сумматора 1 по модулю два, изменяя входной знак на противоположный. При этом происходит исправление ошибки, если она имела место на входе устройства, или внесение дополжтельной ошибки во входную рекуррентную последовательность, если она имела место 15 на выходе блока 14 формирования обратной связи регистра 2 сдвига с обратной связьюОдновременно сигнал ошибки с выхода третьего сумматора 6 по модулю два 20 поступает на вход линии задержки 16, время задержки которого равно времени задержки входного сигнала регистром 1 2 . сдвига до первого выхода с регистрасдвига с обратной связью на вход б ка 25 14 формирования обратной связи. Следовательно внесенная в регистр 2 сдвига с обратной связью дополнительная ,ошибка через время задержки ее регистром 1 2 сдвига является причиной появле ния на выходе третьего сумматора 6 по модулю два нового сигнала оннбки, который поступает на вход третьего элемента И 17 одновременно с задержанным линией задержки 16 сигналом внесения в регистр 2 сдвига с обратной связью дополнительной ошибки, В результате этого на выходе третьего элемента И 1 7 появляется сигнал, который поступает на вход дополнительного сумматора 1 5 по модулю два и исправляет внесенную в рекуррентную последовательность ошибки. Таким оробразом, ошибки во входной рекуррентной последовательности исправляются на первом сумматоре 1 по модулю 4 два, а ошибки в последовательности первоначального заполнения регистра 2 сдвига с обратной связью приводят к внесению дополнительных ошибок во входную рекуррентную последовательность с по -50 следующим их исправлением на дополнительном сумматоре 15 по модулю два. Исправлению не подаются двойные ошибки одновременно появляющиеся на входе регистра 2 сдвига с обратной связью и на выходе блока 14 формирования обратной55 связи, В процессе заполнения регистра 2 сдвига с обратной связью входной рекуррентной последовательностью второй сумматор 3 по модулю два совместно сосчетчиком 4 временного интервала обеопечивает отсчет безошибочного отрезка рекуррентной последовательности длительностью равной величине регистра 2 сдвига с обратной связью. После заполнения регистра 2 сдвига с обратной связю информацией без ошибок на выходе счетчика 4 временного интервала появляетсясигнал, который открывает дешифратор 5.При появлении в регистре сдвига 2 с обратной связью комбинат, на которую настроен дешифратор 5, на его выходе появляется импульс фазового пуска и одновременно триггер 10 фаэирования устанавливается в нулевое состояние и элементы И 7, И 17 закрываются.Технико-экономический эффект от применения предлагаемого устройства заключается в повышении помехоэапппценности выделения синхросигнала, чем увеличивается вероятность вхождения в синхро низм и сокращается время синхронизации систем связи.Формула и э о б р е т е н и яУстройство цикловой синхронизации, содержащее первый сумматор по модулю два, выход которого подключен к входу регистра сдвига с обратной связью и первому входу второго сумматора по модулю два, к второму входу которого, а также к первому входу третьего сумматора по модулю два подключен первый выход регистра сдвига с обратной связью, остальные выходы которого подключены к входам дешифратора, к соответствующему входу которого подключен выход счетчи - ка временных интервалов, первый вход которого объединен с тактовым входом делителя частоты, а к остальным входам счетчика временных интервалов подклкьчен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматора по модулю два, к второму входу которого под - ключен выход первого элемента И, а выход третьего сумматора по модулю два подключен к первым входам первого и второго элемента И, причем к второму входу первого элемента И подключен выход триггера фазирования, первый вход которого объединен с первым входом триггера интервалов и входом делителя чаототы, выход которого подключен к вторсму входу триггера интервалов, прямой икраж 688 Подписное нлнал ППП "Патент"; г. Ужгород, ул, Проектная,7 9441 инверсный выходы которого подключены соответственно к блокирующему входу делителя частоты и второму входу вто - рого элемента И, выход которого подклк- чен к третьему входу триггера интервалов и второму входу триггера фазирования, о т л и ч а ю щ е е с я тем, что, с целью повышения помехозащищенности, . введены последовательно соединенные линия задержки, третий элемент И и ; 1 О дополнительный сумматор по модулю два, к второму входу которого подключен выход у-го разряда регистра сдвига с обратной связью, к входу (и+1)-го разВНИИПИ Заказ 5158/7 37 8ряда которого подключен выход дополнительного сумматора по модулю два, авыход третьего сумматора по модулюдва подключен к входу линии задержкии второму входу третьего элемента И,к третьему входу которого подключенвыход триггера фазирования, к третьему входу которого подключен выход дешифратора.И сточники информации,принтяые во внимание при экспертизе1, Авторское свидетельство СССР640439 кл. Н 04 Ь 7/08 1976