Матричный накопитель и способ управления записью, считыванием и стиранием информации в накопителе

(56) Авторское свидеМ 1405088, кл, 6 11 36Дубчак, В,С.О ьчентельство СССР С 11/406, 1983. СПО 1 ВАИ В ельпри лек- рогма- кочислительзовано при схем (БИС), перепрогустройств мым храненои тесоздаэлектррамм(ППЗУнием накопи- записи,На фиг. 1 предст иальной электричес РПЗУ, в котором с оминающих МДПавлен пример кой схемы нак токовые электр транзисторов единены в м принциопителя оды за- произ- атрице вольного типа со ГОСУДА Р СТ В Е ННЫ Й К ОМИТ ЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТСССР АНИЕ ИЗОБ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) МАТРИЧНЫЙ НАКОПИТЕЛЬ И СОБ УПРАВЛЕНИЯ ЗАПИСЬЮ, СЧИТ НИЕМ И СТИРАНИЕМ ИНФОРМАЦ НАКОПИТЕЛЕ(57) Изобретение относится к вычисл ной технике и мажет быть использован создании больших интегральных схем трически программируемых и пере раммируемых запоминающих устро энергонезависимым хранением инф ции. Цель изобретения - упрощение зобретение относится к в хнике и может быть испол нии больших интегральных ически программируемых ируемых запоминающих , ЭРПЗУ) с энергонезавис информации. Цель изобретения - упрощение теля и способа управления им при считывании и стирании информаци пителя и способа управления им при записи, считывании и стирании информации. Накопитель содержит матрицу запоминающих транзисторов типа МНОП или Р ОТОХ, истоки которых в каждой строке матрицы объединены истоковыми шинами, затворы транзисторов, принадлежащих каждому столбцу матрицы, подключены к соответствующим затворным шинам, а к каждой из стоковых шин подключены стоки только тех транзисторов, которые расположены параллельно диагонали накопителя. Использование изобретения позволяет упростить конструкцию накопителей и повысить в 2-3 раза плотность их компоновки в интегральном исполнении за счет перевода двух-трех- транзисторных ячеек памяти на однотран- Я зисторные и уменьшения числа управляющих шин, обслуживающих конкретный накопитель, 2 с. и 2 з.п.ф-л ы, 5 ил. диагональными шинами; на фиг. 2 - электрическая схема предлагаемого накопителя, использующая в качестве ячейки памяти ГЮТОХ-транзистор, у .которого туннельно- прозрачный диэлектрик выполнен между плавающим затвором и стоковым электродом; на фиг, 3 - то же, фрагмент топологии накопителя; на фиг. 4 - пример электрической схемы накопителя, построенного на основе четырехэлектродного запоминающего элемента; на фиг. 5 для пояснения способа управления накопителем с диагональными шинами представлена .квадратная матрица с наличием диагональных адресных шин Ш и Ш (1 = 1,2п), где т - число строк и1столбцов матрицы) и двух идентичных частей (ДШ 1 и ДШ 2) дешифратора, имеющих20 25 30 общий вход и расположенных со смежных сторон матрицы,Накопитель электропрограммируемого ЗУ с биполярным управлением (уиг, 1) содержит матрицу запоминающих транзисторов 1 типа МНОП или Г 1 ОТОХ, истоки которых в каждой строке матрицы обьеди. нены истоковыми шинами 2 (ИШ), затворы транзисторов, принадлежащих каждомустолбцу матрицы, подключены к соответствующим затворным шинам 3 (ЗШ 1), а к каждой из стоковых шин 4 (СШк) подключены стоки только тех транзисторов, которые расположены параллельно диагонали накопителя, Шины 2 и 3 составляют группы ортогональных шин накопителя, а шины 4 - диагональных,На фиг. 2 и 3 представлен в тех же обозначениях фрагмент электрической схемы и топологии накопителя на основе и-канального Р ОТОХ-транзистора, у которого конденсатор с туннельно-прозрачным диэлектриком выполнен между плавающим затвором 5 и диффузионной стоковой шиной 4. Благодаря такому подключению конденсатора, играющего роль узла перепрограммирования ячеек памяти, накопитель управляется напряжением одной полярности и обладает полной избирательностью при стирании информации. Накопитель работает следующим образом.При записи информационного заряда на плавающий затвор транзистора с координатами, 1,)(см, фиг. 2, 3) возбуждают программирующим импульсом Ор (например, с амплитудой 20 В) поликремниевую затворную шину ЗШ при обнуленной стоковой шине СШ 1 и подзаряженных до напряжения О ъ 10 В остальных стоковых шин СШ 1+и (и= +1; + 2. ),В соответствии с подобранными параметрами туннельно-прозрачного диэлектрика и емкостными соотношениями в транзисторе плавающий затвор выбранного транзистора заряжаетя до некоторого потенциала, определяющего логическое состояние запоминающего транзистора с высоким уровнем порогового напряжения, Невыбранные же транзисторы, затворы которых подключены к шине СШ, сохраняют свое предыдущее логическое состояние вследствие действия запрещающего напряжения Оэ, Избирательное стирание информационного заряда осуществляют в обратном порядке, подавая стирающий импульс Ост = Опр на шину СШ при заземленной шине ЗШ и наличии запрещающего 35 40 50 55 напряжения О на остальных затворных шинах ЗШ+,При считывании информации производят обычные операции, учитывающие ширину и положение межпороговой зоны запоминающих.транзисторов, находящихся в различных логических состояниях,Применение диагональных межсоединений в накопителе есть не что иное, как введение трех-четырехмерной координатной сетки на одной плоскости с возможностью независимой выборки ячеек памяти с помощью произвольной пары шин, осуществляющих электрические связи в накопителе. Это позволяет реализовать в совокупности выполнение противоречивых функций избирательности при записи, стирании и считывании информации в накопителе Э РПЗУ, стоя щемся на основе плотнокомпонуемой однотранэисторной ячейки памяти.Примером наиболее полного использования диагональных межсоединений в рамках изобретения является накопитель по фиг, 4, функционально усовершенствующий вариант схемы по фиг. 1, поскольку он можетуправляться напряжением одной полярности, Ячейкой памяти накопителя служит четырехэлектродный запоминающий транзистор, в котором запись информационного заряда на плавающий затвор осуществляется из канала, а стирание его производится/на дополнительный управляющий электрод, полдключенный к одной и". вспомогательных шин 6 (ВШ), направленных параллельно другой диагонали чакопителя и составляющих вторую группу диагональных шин,При организации управления накопителем, имеющим диагональные шины, во время записи, считывания и стирания информации возникают трудности, связанные с тем, что этих шин в два раза больше, чем у любой из ортогональных групп шин, а также тем, что к ним подключается неодинаковое число ячеек памяти, монотонно убывающее по мере удаления шин от главной диагонали, и соответственно они имеют переменное число пересечений с ортогональными шинами, Чтобы решить задачу известными средствами нужно, например, с помощью схемных или программных методов обеспечить последовательную подачу управляющих сигналов только на те ортогональные шины, которые имеют общие ячейки памяти с выбранной диагональной шиной. А эта ситуация меняется по мере перехода от одной диагональной шины к другой, Поэтому, кроме существенных тех 1596392нических сложностей такой подход сопряжен с удлинением циклов записи, считывания и стирания информации в накопителе,Согласно изобретению управление потенциалами или токами диагональных шин накопителя без изменения общепринятых методов выборки и подачи управляющих сигналов на эти и все другие шины осуществляют следующим образом (см. фиг, 5),При подаче управляющего сигнала на выбранную диагональную шину Шь которая принадлежит первой полуматрице накопителя, разделенного главной диагональю Ш, одновременно возбуждают тем же сигналом и другую диагональную шину Ш из второй полуматрицы накопителя, Причем, выборку шины Ш производят из такого1расчета, чтобы она была соединена с таким числом ячеек памяти, которое в сумме с числом п ячеек памяти, подключенных к шине Шьиз первой полуматрицы, составило бы число в строк или столбцов матрицы. Выбранная таким образом пара диагональных шин обязательно имеет одно (и только одно) пересечение с любой из ортогональных шин, поэтому управление накопителем в целом при записи, считывании и стирании информации перестает отличаться от привычного метода, применяемого к накопителям с чисто ортогональными шинами, Особенность состоит лишь в том, что пространственное распределение информации по площади накопителя будет несколько иным, но это обстоятельство ни на что не влияет.С конструктивной точки зрения автоматический режим реализации способа наиболее просто организовать с помощью сдвоенного дешифратора, имеющего две идентичные части (ДШ 1 и ДШ 2, фиг. 5) и числом гл выходных выводов у каждой части. Располагаются они последовательно с двух смежных сторон накопителя, а выходы каждой части дешифратора подключены к диагональным шинам собственной(но не одной и той же) полуматрицы накопителя.Использование изобретения позволяет упростить конструкцию накопителей ППЗУ и ЭРПЗУ и повысить в 2 - 3 раза плотность их компоновки в интегральном исполнении за счет перевода двух-трехтранзисторныхячеек памяти на однотранзисторные иуменьшения числа управляющих шин, обслуживающих конкретный накопитель.5 Формула изобретения1, Матричный накопитель, содержащийгруппы ортогональных и диагональных шин,в перекрестиях которых включены ячейкипамяти на основе запоминающих транэи 10 сторов, первый и второй электроды каждогоиз которых подключены к соответствующимортогональным шинам, о т л и ч а ю щ и йс я тем, что, с целью упрощения накопителя,третий электрод каждого запоминающего15 транзистора подключен к соответствующейдиагональной шине,2 Накопитель по и. 1, отличающ и й с я тем, что каждая ячейка памятивыполнена на основе запоминающего МДП 20 транзистора с плавающим затвором,изолированным от стокового электрода туннельно-прозрачным диэлектриком, причемстоковые электроды запоминающих МДПтранзисторов подключены к ортогональным25 или диагональным шинам накопителя, образующим числовые шины.3. Накопитель по и. 1, о т л и ч а ю щ и йс я тем, что каждая ячейка памяти выполнена на основе четырехэлектродного30 запоминающего МДП-транзистора с дополнительным стирающим электродом, который подключен к одной из диагональныхшин второй группы.4. Способ управления записью, считы 35 ванием и стиранием информациивнакопителе, включающий выборку адресавозбуждением управляющими сигналамипары непараллельных шин накопителя, о тл и ча ю щийся тем, что,с цельюупроще 40. ния способа, при подаче управляющего сигнала на 1-тую диагональную шину первойполуматрицы накопителя одновременноподают управляющий сигнал на (гп+ю диагональную шину второй полуматрицы, где45 щ - число строк или столбцов накопителя, а- порядковый номер диагональной шиныпо строкам и столбцам матрицы с началомотсчета от главной диагональной шины накопителя, условно разделяющей накопи 50 тель на две полуматрицы.роизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 каэ 29ВНИ Тираж 489 ПодписноеИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская нэб., 4/5,