Запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 5 О 4 С 06 Р 13 00 ПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССРУ 1177820, кл. С 06 Р 13/00, 1982.Авторское свидетельство СССРУ 1236493, кл. С 06 Р 13/16, 1983.Запоминающее устройство "Электроника МСЗ 404,02" бКО.305.026 ТУ,паспорт 3,065.016 ПС,(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к цифровой вычислительной технике и мо,жет использоваться в микропроцессорных системах и микроЗВМ. Цепью изобретения является расширениефункциональных возможностей устройства за счет обеспечения режимастирания информации. Запоминающееустройство содержит блок памяти 1,регистр данных 2, регистр адреса 3,шинный формирователь данных 4, двадешифратора адреса 5,6, блок синхронизации 7, блок управления 8, фор-.мирователь сигнала ответа 9, формирователь цикла 10 дешифратор 1.1 ирегистр режимов 12. Новым в устройст.ве является введение второго дешифратора адреса и регистра режимов,что дало возможность организоватьв устройстве режимы электрическогостирания информации и перепрограммирования, 4 ил.10 15 20 25 30 35 40 45 50 Изобретение относится к областицифровой вычислительной техники иможет использоваться в микропроцессорных системах и микроЭВИ.Цель изобретения - расширениефункциональных воэможностей устройства эа счет обеспечения режима стирания информации.На фиг,1 представлена Функциональная схема запоминающего устройства; на фиг.2 - временная диаграмма работы устройства в режиме "Чтение"; на фиг,3 - временная диаграмма работы устройства в режиме "Запись"; на Фиг.4 - временная диаграмма работы. устройства в режиме"Программирование",Запоминающее устройство содержит блок 1 памяти, регистр 2 данных, регистр 3 адреса, шинный формирователь 4 данных, два дешифратора 5 и 6 адреса, блок 7 синхронизации, блок 8 управления, формирователь 9 сигнала ответа, формирователь 10 цикла, дешифратор 11 ирегистр 12 режимов,Все адресное пространство про цессора, равное 2 Р, где р - разрядность адреса процессора, разбито нас равных банков, причем (С) младших банков отведены под банки памяти процессора, старший банк является банком, отведенным под,регистрывнешних устройств.Блок 1 памяти запоминающего устройства может занимать в адресномпространстве процессора от одногодо х банков памяти, причем 6(С),регистр 12 режимов занимает одинадрес в банке внешних устройствпроцессора. Каждый блок памяти в запоминающем устройстве разбит на модули памяти, при этом и младшихадресных разрядов процессора используются непосредственно для адресации ячейки памяти внутри модуляпамяти запоминающего устройства, шстарших адресных разрядов используются,для выбора требуемого банкапамяти, причем общее число банковв адресном пространстве процессораопределяется соотношением с=2 , Число модулей памяти в одном Цанке памяти определяется 3 разрядами адреса, занимающими промежуточное положение между и .младшими ив старшимиразрядами адреса и равно 2 , где1=р-(ш+и). Общее число модулей памяти К определяется соотношением К =2Дешифрация адреса блока 1 памяти запоминающего устройства и выбор числа банков памяти осуществляется с помощью первого дешифратора 5 адреса устройства, к информационным входам которого подключены ш старших разрядов адреса, требуемых для выбора банков памяти.Устройство работает следующим образом.Устройство обеспечивает режимы работы: Считывание, "Программирование"- и "Стирание", причем считывание данных осуществляется в циклах "Чтение" (ЧТ), а программирование и стирание данных осуществляется в циклах Запись (ЗП).Программирование данных в блоке 1 памяти возможно только в том случае, когда установлен сигнал разрешения работы формирователя 10 цикла, сформированный регистром 12 режимов. Режим стирания данных в блоке 1 памяти возможен только в том случае, когда установлены сигнал разрешения стирания и сигнал разрешения работы формирователя 10 цикла, сформированные регистром 12 режимов.Сигналы на выходах регистра 12 режимов могут быть установлены и сброше-,ны в цикле "Запись". Кроме этого,регистр 12 режимов сбрасывается припоявлении сигнала "Установка" (УСТ), При этом возможно только считывание данных иэ устройства.В цикле "Чтение" процессор устанавливает на информационных входах/ выходах устройства адрес одной иэ иэ ячеек памяти блока 1 памяти устройства, который через шинный Формирователь 4 данных и регистр 3 адреса транслируется на шину адресаустройства. Далее по сигналу "Обмен"(ОБМ), который транслируется черезблок 7 синхронизации в устройство,происходит стробирование адреса врегистре 3 адреса. Адрес поступаетна входы адреса блока 1 памяти, входы первого дешифратора 5 адреса устройства, входы второго дешифратора6 адреса устройства, на вторую группу входов дешифратора 11, При этом адрес дешифрируется первым дешифратором 5 адреса устройства причем старший адрес поступает на старший адресный вход блока 1 памяти, Сигна 1425693лы дешифрации модулей памяти с выходов первого дешифратора 5 поступают на первую группу входов дешифратора 11, в результате чего устанавливается сигнал выбора только требуемого модуля памяти. Кроме того, сигнал "Чтение" через блок 8 управления транслируется на вход считывания шинного формирователя 4 данных, на первые входы дешифратора 11 и формирователя 9 сигнала ответа. При этом на выходе дешифратора 11 устанавливается сигнал "Выбор выхода" блока 1 памяти, в результате чего происходит считывание данных из ячейки памяти выбранного модуля памяти через шинный формирователь 4 данных, После этого на выходе формирователя 9 сигнала ответа устанавливается сигнал "Ответ" (ОТВ), в результате чего в устройстве прекращается считывание данных из ячейки памяти блока 1 памяти, происходит переключение шинного формирователя данных 4 и тем самым заканчивается цикл "Чтение" их блока 1 памяти устройства.Занесение данных в регистр 12 режимов происходит в цикле "Запись", причем в адресной части цикла трансляция адреса в устройство происходит аналогично циклу "Чтение", но адрес дешифрируется первым дешифратором 5 адреса устройства так, что на его выходе устанавливается сигнал разрешения работы второго дешифратора 6 адреса устройства, на входы которого в этом случае не нужно подавать ш старших разрядов адреса., необходимых для выбора банка внешних устройств. На выходе второго дешифратора 6 адреса устройства устанавливается сигнал разрешения работы устройства, по которому данные записываются в. регистр 12 режимов при наличии сигнала "Запись" устройства, который через блок 8 управления поступает на вход записи регистра режимов 12. В результате на выходе формирователя 9 сигнала ответа устанавливается сигнал ОТВ, который сообщает процессору о том, что запись данных в регистр 12 режимов произошла. Цикл "Запись" закончен.Перед началом программирования блока 1 памяти устройства процессор в цикле "Запись" в регистр 12 режимов пересылает данные таким образом, что на выходе регистра 12 режимов устанавливался сигнал разрешения работы формирователей 10 цикла. Сигнал разрешения стирания при этомотсутствует. Далее процессор начинает цикл "Запись" в блок 1 памятиустройства.Процессор устанавливает адресвыбранной ячейки памяти, которыйчерез шинный формирователь данных4 транслируется на входы регистра3 адреса, далее дешифрируется первым дешифратором 5 адреса и дешифратором 11, причем дешифратор 11 устанавливает один из сигналов Выборкристалла", выбирающего модуль памяти соответствующий ячейки памяти,в которую будет производиться записьданных. По сигналу ОБИ адрес стробируется в регистре 3 адреса устройства, а записываемые данные через шинный формирователь данных 4поступают на входы регистра 2 данных.Далее по сигналу "Запись", который 25 транслируется через блок управления8 на входы формирователя 10 циклаи формирователя 9 сигнала ответа,формируется сигнал цикла (СЦ,) низкого активного уровня, который поступает на вход записи регистра 2данных. При этом данные, находящиеся на его входах, запоминаются в немна все время действия (СЦ), послеэтого устройство устанавливает сигнал ОТВ, сигнализирующий, что данные записаны в регистр 2 данных устройства. Сигнал "Запись" устройстваснимается, Это приводит к тому, чтона выходе формирователя 10 цикла 40устанавливается сигнал цикла (СЦу,)высокого активного уровня, которыйпоступает на вход разрешения работышинного формирователя 4 данных и навход. считывания регистра 2 данных.45При этом шинный формирователь 4 данных отключается и его выходы переводятся в высокоимпедансное состояние, кроме этого разрешается считывание данных из регистра 2 данных.При установке цикла низкого активного уровня на выходе формирователя10 цикла запрещается работа блока8 управления, снимается сигнал "Ответ" и тем самым заканчивается цикл"Запись". При этом напряжение программирования Цде подается на входнапряжения программирования блока 1памяти на время программированияС момента подачи напряженияМйпрограммирования 0 на вход блока1 памяти в нем начинается записьданных в ячейку памяти выбранногомодуля памяти. По окончании записив ячейку памяти блока 1 памяти снимается сигнал СЦ и напряжение программирования 11 с выхода напряжения программирования блока 1 памятиустройства,Стирание информации в устройствеосуществляется одновременно во всехячейках выбранного модуля памятиблока 1 памяти. Перед началом стирания в цикле "Запись" в регистр 12режимов пересылают данные таким образом, что на выходах регистра 12режимов устанавливаются сигнал разрешения работы Формирователя 10 цикла и сигнал разрешения стирания,который поступает на вход дешифратора 11. При этом на вход выборавыхода блока 1 памяти подается напряжение стирания и устройство подготавливается к режиму стирания информации в блоке 1 памяти. Стираниеодного модуля памяти осуществляетсяв цикле "Запись" данных в блок 1памяти. Состояние сигналов на информационных входах/выходах и адресныхвходах блока 1 памяти во время стирания безразлично, Для стираниявсех модулей памяти устройства процессов выполняет К циклов "Запись"в блок 1 памяти, где К - общее числомодулей памяти. По окончании стирания информации в блоке 1 памятиустройства процессор в цикле "Запись" в регистре 12 режимов пересылает данные, которые запрещают режим стирания в устройстве и запрещают работу формирователя 10 цикла.При подаче сигнала "Регенерация"устройство отключается и не мешаетрегенерации ОЗУ при наличии его всистеме. Формула изобретения Запоминающее устройство, содержащее блок памяти, регистр, данных, регистр адреса, шинный Формирователь данных, блок синхронизации, блок управления, первый дешифратор адреса, формирователь сигнала ответа, формирователь цикла и дешифратор, причем информационные входы-выходы устройства соединены с информационными входами-выходами первой груп 5 10 15 20 25 30 35 40 45 50 55 пы шинного Формирователя данных, информационные входы-выходы второй группы которого соединены с информационными входами регистра данных, регистра адреса и блока памяти, адресные входы которого соединены с выходами младших разрядов адреса регистра адреса, выходы старших разрядов адреса которого соединены с информационными входами первого дешифратора адреса и информацион" ными входами первой группы дешифратора, информационные входы второй группы которого соединены с выходом первого дешнфратора адреса, выход старшего разряда адреса которого соединен с входом старшего разряда адреса блока памяти, входы выбора кристалла и вход выбора выхода которого соединенысоответственно с выходами выбора кристалла и выбора выходадешифратора, вход разрешения считывания которого соединен соответственно с входом разрешения считьвания шинного формирователя данных,первым входом разрешения считьвания Формирователя сигнала ответа ипервым выходом блока управления,первый, второй и третий входы которого соединены соответственно с входами сигналов "Регенерация", "Чтение" и "Запись" устройства, выходсигнала "Ответ" которого соединенс выходом формирователя сигнала ответа, первый вход записи которогосоединен с входом записи формирователя цикла, и вторым выходом блока управления, четвертый вход которогосоединен с выходом сигнала первогоцикла низкого уровня формирователя цикла и первым входом записи регистра адреса, второй вход записи которого соединен с первым выходом блока синхронизации и синхровходом формирователя цикла выход сигнала первого цикла высокого уровня которого соединен с входом разрешения работы шинного формирователя данных и входом считывания регистра данных, вход записи которого соединен с выходом сигнала второго цикла низкого уровня формирователя цикла, выход напряжения программирования которого соединен с входом напряжения программирования блока памяти, вход напряжения программирования Формирователя цикласоединен с входом напряжения программирования устройства, вход сигна 142693ла "Обмен" которого соединен с первым входом блока синхронизации, второй выход которого соединен с пятымвходом блока управления, шестой входкоторого соединен с выходом соответствующего разряда первого дешифратора адреса, выходы регистра данных соединены с информационными входами блока памяти, о т л и ч а ю -щ е е с я тем, что, с целью расширения Функциональных возможностейза счет обеспечения режима стирания информации, в него введены второй дешифратор адреса и регистр режимов, выход разрешения стираниякоторого соединен с входом разрешения стирания дешифратора, вход записи которого соединен с шестымвходом блока управления, третий выход которого соединен соответственнос входами сброса регистра режимови формирователя цикла, вход разрешения работы которого соединен свыходом разрешения работы регистра режимов, вход записи которого соединен с четвертым выходом блокауправления и вторым входом записи 5формирователя сигнала ответа, второйвход разрешения считывания которогосоединен с пятым выходом блока управления, шестой выход которого соединен с вторым входом блока синхронизации, информационные входы регистра режимов соединены соответственно с информационными входами регистра адреса, выходы которого соединены с информационными входамивторого дешифратора адреса, выходкоторого соединен с седьмым входомблока управления, восьмой вход которого соединен с входом "Установка"устройства, вход напряжения стирания которого соединен с входом напряжения стирания дешифратора, выходразрешения работы первого дешифратора адреса соединен с входом разрешения работы второго дешифратора ад,реса.