Адаптер канал-канал

(088,8)е свидетельстС 06 Р 13/00свидетельствоС 06 Р 13/О о СССР 1980,СССР 1985 числиил,Ю /у ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) АДАПТЕР КАНАЛ-КАНАЛ (57) Изобретение относитс тельнои технике и может быть использовано в многомашинных вычислительныхкомплексах. Цель изобретения - повышение производительности адаптера засчет непосредственной асинхронной передачи управляющих и информационныхсигналов из канала в канал путем введения в адаптер, содержащий два полуадаптера 1, 2 и блок 7 микропрограммного управления, блока 8 коммутации обмена и сокращения времениреакции адаптера на сбои путем введения таймера 9. 2 з,п, ф-лы, 7(информация ат абонента) блока 7,входы 20 и 21 "Адрес опознан", с первого Изобретение относится к ныч.;слительной технике и может быт- использовано как системное устройство для связи цифровых вычислительных машин в многомашинном вычислительном комппо шестой управляющие выходы 22-27 иуправляющие выходы 28-31 первой, второй, третьей и четвертой групп выходов блока 7, вход 32 синхронизацииадаптера, информационные входы 33 и34 блока 7, выходы 35 и 36 признаковпервой и второй групп выходов блока7, 35.1 и Зб, 1 П, 01, ПГ 02 (признакготовности к обмену полуадаптерон 1и 2), 35.2 и 36,2 ЗП 1, ЗП 2 (признак выполнения команды Записать в полуадаптерах 1 и 2), 35,3 и 36.3 ВН 2-1(признак "Внимание" от другого полуацаптера), 35.4 и 36.4 ЧТ 1, ЧТ 2 (нризнак выполнения команды;"Считать" вполуадаптерах 1 и 2), 35,5 и 36.5 УПР 1, УПР 2 (признак выполнения команды Управление" н полуадаптерах 1 и2), 35.6 и 36.6 К 01 К 02 (признакокончания команды обмена данными в полуацаптерах 1 и 2), седьмой и носьмой управляющие выходы 37 и 38, первый и второй входы 39 и 40 команд, вход 41 синхронизации блока 7.Входы 10.,12 и выходы 16 адаптера являются информационными, адресными входами групп входон и ицформационными выходами группы ныходон первогополуадаптера. Входы 11, 13 и выходы 17 адаптера являются информационными, адресными входами групп входов и иншормационными выходами группы выходов второго полуадаптера. Блок микропрограммного управления(фиг,2) содержит схемы 42 и 43 формиронания адреса микракоманд, регистры 44 и 45 адреса микрокоманд, мультиплексор 46, блок 47 памяти микрокоманд, регистры 48 и 49 микрокоманд, выходы 50 и 51 анализа групп выходов регистров 48 и 49; 50.1, 51,1АН КОХ 1 (анализ команды 1); 50,2,51,2 - АН.КОМ 2 (анализ команды 2);503, 51,3 - АН.,К 01, АН.К 02 (анализзавершения операции передачи данныхн полуадаптерах 1 и 2)," 50,4, 51,4 АН.,ВН 2-1 (аналиэ признака "Внимание" от другого полуадаптера); 50.5, 51,5 АН.ЯДР-К (анализ наличия сигнала АДРК" в полуадаптерах и 2); 50,6, 516 АН.,УПР-К (анализ наличия сигнала"УПР-К" в полуадаптерах 1 и 2); 50.7,51.7 - АН,ИНФ-К (анализ наличия сигнала "ИНч-К" в полуадаптерах 1 и 2),50,8, 51.8 - АНВБР-К (анализ наличиясигналов "ВБР-К" н полуадаптерах 1 и лексе,Целью изобретения является повышение производительности адаптера засчет непосредственной асинхронной 10передачи управляюших и информационных сигналон из канала н канал путемвведения блока коммутации обмеча иэа счет новой органиэации связей вадаптере и сокращения времени реак 15ции адаптера на сбойные ситуации путем введения таймера.На Фиг, 1 представлен адаптерканал-канал; на фиг, 2 - блок микропрограммного управления; на Фиг,З - 20таймер на фиг. 4 - блок коклутацииобмена; на Фиг 5 - схем:.:. Формирования адреса микрокаманд: на фиг, 6временная диаграмма последовательнссти сигналов при передаче одного байта данных из канала 1 н канал 11; наФиг, 7 = олок"схема алгоритма выполкения адаптером канал-канал командыЗаписать,Адаптер канал-канал (фиг 1) садерит два полуадаптера 1 и 2, каждыйиэ которых включает регистр 3,1(3.21команд, схему ,1(4. ) сравнения ад.ресов регистр 5.1(5.2) состояния имультиплексор 6.1(6,2) выходных сигналов блок 7 микропрограммного управления, блок 8 коммутации обмена,таймер 9, информационные входы 10 и11, адресные входы 12 и 13, управляющие входы 4 и 15 соответственно 9первой и второй групп входов адаптера, первые и вторые входы 14,1 и 151ИНФ"К (информация от канала), 14,2 и15.2 УПР-К (управление от канала),14,3 и 15,3 АДР-К (адрес от канала). 4514.4 и 15.4 ВБР-К (выборка),. 14,5 и15.5 РВБ-К (разрешение выборки), 1 ч.би 15,6 БЛК-К (блокировка), 14.,7 и15.7 РАБ-К (работа канала) блока 7,информационные выходы 16, 17, управляющие выходы 18 и 19 первой и второй групп выходов адаптера соотнетственно, первые и вторые выходы 8.1 и19.1 РАБ-А (работа абонемента) 18.2и 19.2 УПР-А (управление ат абонемен".;та), 18,3 и 19,3 АДР-А (адрес от аба"цемента), 8.4 и 19.4 ВБР-А (обратнаявыборка), . 18.5 и 19.5 ТРБ-А (требо:вание ат абонента),. 18.6 и 19.6 ИНФ":,"БЛК-К" в полуадаптерах 1 и 2), выходы 52 и 53 адреса следующей микрокоманды регистров 48 и 49, 15Блок 8 коммутации обмена (фиг,4)содержит элементы НЕ 54-57, элементыИ 58-66, элементы ИЛИ 67-70, КЯ-триггеры 71 и 72,Таймер 9 (фиг,3) содержит триггеры 73 и 74, счетчики 75 и 76, триггеры 77 и 78.Схема 42(43) формирования адресамикрокоманд (фиг.5) блока 7 содержитс первого по одиннадцатый элементы И 2579 первой группы, с первого по четвертый элементы И 80 второй группы,с первого по второй элементы И 81третьей группы, элементы ИЛИ 82 группы элементов, выход 83. 30На фиг, 6 изображена временная диаграмма последовательности сигналовпри передаче одного байта данных изканала 1 в канал 2; на фиг. 7 - блоксхема алгоритма выполнения адаптеромканал-канал команды "Записать".Регистры 3.1 и 3,2 предназначеныдля приема кода команды с информационных входов полуадаптеров 2 и 1 соответственно по управляющим сигналам 40"ШК 1-РК 2" (шина канала 1 - регистркоманд 2) с выходов 23 и 26 блока 7микропрограммного управления и передачи его на один из информационныхвходов мультиплексоров 6,1 и 6,2 соответственно.Схемы 4.1 и 4,2 сравнения адресовосуществляют сравнение адресов, поступающих с информационных и адресныхвходов полуадаптеров 1 и 2 соответственно, при отсутствии на управляющихвходах сигналов "Блокировка", поступающих с выходов 22 и 25 блока 7 соответственно.Регистры 5.1 и 5.2 предназначены55для формирования байтов состояния посигналам сброса с выходов 24 и 27 исигналам установки с выходов 29 и 31блока 7 и передачи байтов состояния на один из информационных входов мультиплексоров 6,1 и 6.2 соответственно.Адаптер указывает свое состояние каналу, используя пять битов байта. состояния: нулевой - указатель 11 Внимание", третий - указатель Занято, четвертый - указатель "Конец работы канала 1, пятый - указательКонец работы устройства" и седьмой - указатель "Особый случай".Мультиплексоры 6.1 и 6.2 предназначены для приема информации на один из информационных входов в зависимости от управляющих сигналов с выходов 28 и 30 блока 7 и передачи ее на информационные выходы 16 и 17 адаптера соответственно.По сигналу "РК-ИА" (регистр команд в шину адаптера) на управляющих входах мультиплексоров 6.1 и 6.2 команды из регистров 3.1, 3,2 передаются на выходы 16 и 17 соответственно, По сигналу "ШК 2-ША" (шина канала 2 в шину адаптера) на управляющих входах мультиплексоров 6.1, 6,2 данные с входов 11 и 10 адаптера, выданные в полуадаптеры 2.1, передаются на выходы 16 и 17 соответственно.По сигналу "РА-ША" (регистр адреса в шину адаптера) на управляющих входах мультиплексоров 6.1, 6.2 адрес с входов 12 и 13 адаптера передается на выходы 16 и 17 соответственно, По сигналу "РС-ША" (регистр состояния в шину адаптера) на управляющих входах мультиплексоров 6. 1, 6.2 передается байт состояния на выходы 16 и 17 соответственно.Блок 7 микропрограммного управления осуществляет управление работой полуадаптеров 1 и 2 в соответствии с записанным в блоке 47 постоянной памяти микрокоманд алгоритмом работы,Блок 8 коммутации обмена состоит из схемы коммутатора и двухразрядного регистра и осуществляет в режиме передачи данных преобразование управляющих сигналов "ИНФ-К" полуадаптером 1.2 в управляющие сигналы "ИНФ-А" от полуадаптеров 2,1 соответственно и запись их на триггеры 71 и 72. При этом сигнал "ИНФ-А" от полуадаптера, выполняющего команду "Записать", образуется инверсией сигнала "ИНФ-К" от канала, в котором выполняется команда "Считать", а сигнал "ИНФ-А" от полуадаптера, выполняющего команду"Считать", образуется сигналом "ИНФКп от канала, в котором выполняетсякомандаЗаписать". Установки и сбросы сигналов "ИНФ-А" в полуадаптерах,115выполняющих команду Уточнить байткоманды , осуществляются сигналами"МУ ИНФ-А", "МС ИНФ-А" с входов 37и 38 блока 8 соответственно,Таймер 9 предназначен для сокращения времени реакции адаптера насбойные ситуации за счет выработкина счетчиках 75 и 76 сигналов пере,полнения, записи их на триггерах 77,78 с последующей передачей в блок 7Адаптер работает следующим образом.В исходном состоянии каждый полуадаптер находится в ожидании команды, от канала или признака "Внимание" от 20, другого полуадаптера (Фиг,б)Последовательность начальной вы; ,борки полуадаптера 1 начинается свыдачи каналом 1 на вход 10 адресаадаптера, сопровождаемого сигналами 25"АДР-К", "ВБР-К", "РВБ-К", После снятия сигнала Блокировка" на управляющем входе 22 схемы 4,1 в случаесравнения адреса, выданного каналомна вход 10, с адресом полуадаптера,,схемы 4.1 вырабатывается сигнал "Адрес опознан", В этом случае блок 7прерывает распространение, сигнала"ВБР-К", выставляет на выходе 18.1сигнал РАБ-А , которыи передаетсяй н 35,на вход разрешения счета счетчика75 таймера 9, и начинает работать,по записанной в постоянной памятиблока 47 микропрограмме, При этоморганизация условных и безусловныхпереходов по микропрограмме образуется модиФикацией адреса микрокомандыМодиФицированный адрес, записываемый в регистры 44 и 45 блока 7, образуется на выходах элементов И 80группы схем 42 и 43 после подачи наих входы адресов микрокоманд с выходов 52.и 53 регистров 48 и 49, сигналов Адрес опознан , Переполнен 50ние", "РАБ-К" с входов 20, 21, 33,34; 14.7 и 15,7 и результатов анализа сигналов с выходов элементов И 79схем 42 и 43, Например, после выдачи"РАБ-А" каналу 1 на первый вход 50,5четвертого элемента И 79,4 схемы 42поступает сигнал "АН,АДР-К" и, покана втором входе этого элемента И будет сигнал АДР-К", адрес в регистре44 не изменится, т.е. полуадаптер 1находится в ожидании сброса сигналаАДР-К". После сброса каналом сигнала "АДР-К" в модиФицированный разрядрегистра 44 запишется ноль, в регистр48 иэ блока 47 памяти занесется новаямикрокоманда, в адресном поле которойбудет адрес следующей микрокоманды, аив инФормационном снимется сигнал АН,АДР-К" и появится на выходе 28 блока7 микроприказ "РА-ША", С приходомсигнала "РА-ПА" на управляющий входмультиплексора 6,1 на его выходе появится адрес адаптера,В следующем такте работы по новому адресу микрокоманды осуществляется выборка следующей микрокоманды ссигналами "АН.УПР-К" и "АДР-А" на выходах 50.6 и 18,3 регистра 48 соответственно, Такт работы определяетсячастотой следования синхросигналовс входа 41.Управление двумя полуадаптерамиодним блоком 7 микропрограммного управления осуществляется следующимобразом. В первой половине такта работы с мультиплексора 46 производится выборка микрокоманды полуадаптера1, во второй - полуадаптера 2.Анализ кода команды канала, поступившего, например, на вход 39 блока7, осуществляется посредством двухмикроопераций анализа "АН.КОМ 1","АН.КОМ 2" с выходов 50.1 и 50,2 регистра 48 соответственно,По сигналу "АН.КОМ 1", подаваемомуна вход 50.1 элементов И 80 группы,на выходах появляется результат анализа четырех старших разрядов кодакоманды. При этом однозначно определяются команды нПроверить ввод-вывод,Управление , "Считать, пСчитать вобратном направлении", "Уточнить байткоманды"По сигналу "АН,КОМ 2" аналогичноЛН,КОМ 1" происходит анализ двух младших разрядов кода команды. Сочетаниемикроопераций "АН,КОМ 1", "АН,КОМ 2"однозначно определяет команды "Холостой ход", "Записать", Команды "Записать", "Считать", "Считать в обратномнаправлении", Управление" требуютдля выполнения согласованной командыот другого канала. Например, команда"Считать", посылаемая каналом 1, мокет быть выполнена адаптером толькопосле того, как каналом 11 будет по 1425694слана в адаптер команда Записать и наоборот.Рассмотрим выполнение полуадаптером 1 команды "Записать" от канала 1. После анализа кода команды полуадаптер 1 сбрасывает сигнал "АДР-А" на выходе 18,3 блока 7 и подает на входы 50,9, 50.10 и 50.11 девятого, десятого и одиннадцатого элементов И 79 10 схемы 42 сигналы анализа, Логическое умножение сигналов "АН,ЧТЛ Л ЧТ 2", "АН,УПР Л УПР 2", "АН, ЗПА Л ЗП 2" может быть равно логической единице, если в полуадаптере 2 выполняются команды 15 "Считать", "Считать в обратном направлении 1, "Управление", Записать соответственно. Сигнал "АН,ЧТ Л ЧТ 2=1", если в полуадаптере 2 выполняется11 11 согласованная команда Считать от канала 11. В этом случае команды обоих каналов выполняются после передачи им байтов состояний из регистров 5.1, 5.2. Если один из сигналов "АН,ЗП Л ЗП 2" или "АН.УПР Л УПР 2" равен 25 единице, команда "Записать" отвергается полуадаптером 1 с указателем "Занято" в третьем разряде регистра 5.1. Если полуадаптер 2 свободен, из регистра 48 на вход 35,3 схемы 43 по ступает сигнал "ВЕ 2-1". По сигналу "ШК 1-РК 2" на управляющем входе 23 регистра 3.2 команд в полуадаптер 211 11 записывается код команды Записать После сброса сигнала "УПР-К" блок 7 Формирует байт состояния на регистре 5.1 в зависимости от условий, сложившихся в адаптере, выдает на управляющий вход мультиплексора 6,1 сигнал РС-ША 11, а на выход 18.2 - сигнал 40 "УПР-А" и выходит на оющание сигнала "ИНФ-К" от канала 1, Получив "УПРА" и байт состояния канал 1 выдает "ИНФ-К", завершая тем самым последовательность начальной выборки. В от вет на "ИНФ-К" полуадаптер 1 сбрасывает сигналы "РС-ША", "УПР-А" и выходит в ожидание сброса "ИНФ-К", По сбросу "ИНФ-К" полуадаптер 1 устанавливает на выходах 35,2, 35.1 регистра 48 сигналы "ЗП 1", "ПГ 01", которые передаются на входы элемента НЕ 54 и на входы элементов И 58, 61 блока 8 и выходит в ожидание сигналов, указывающих на окончание передачи данных: "ПР-К" по выходу 14,2 пятого элемента И 79 схемы 42 или "К 02" по входу седьмого элемента И 79 схемы 42 от канала 1 или полуадаптера 2 соответственно. Для этого на входы 50,6,50,3 элементов И 79 из регистра 48поступают сигналы "АН,УПР-К и"АН.КО 2". Получив от полуадаптера 1сигнал "ВН 2-1", полуадаптер 2 путемподачи с выхода 31 блока 7 сигналана вход регистра 5,2 устанавливаетв единичное состояние нулевой разряд "Внимание" этого регистра и выдает сигнал "ТРБ-А" с выхода 19.5блока 8 каналу 11После приема байта состояния с указателем "Внимание"канал 11 вводит команду "Уточнитьбайт команды", по которой полуадаптер 2 с выхода 17 посыпает в каналнулевой байт состояния; передаетканалу код команды из регистра 3.2;посылает байт состояния с указателем"Конец работы канала" (КРК), "Конецработы устройства" (КРУ) в 4,5 разрядах байта состояния,Обработав код команды, ЦВМ черезканал 11 выдает в полуадаптер 2 сог"ласованную команду "Считать". Аналогично полуадаптеру 1 полуадаптер 2проверяет в полуадаптере 1 присутствие необходимой для начала обменакоманды "Записать", При этом логическое умножение сигналов "АН.ЗПАЗП 11;В случае, если один из сигналов "АН.ЧТ А ЧТ 1", "АН.УПР. Л УПР 1" равен логи"ческой единице, команда "Считать" отвергается полуадаптером 2 с указателями "Занято" в третьем разряде регистра 5.2. При условии "АН.ЗП А ЗП 1"=1 полуадаптер 2 устанавливает сигналы "ШК 2-ША" на управляющем входе мультиплексора 6,2 "ЧТ 2", "ПГ 02" на выходах 36.4, 36.1 регистра 49 блока 7 ивыходит в ожидание сигналов "УПР-Кс входа 15.2 и "К 01" с входа 35,6схемы 43. С установкой сигнала "ПГ 02"данные из канала 1 под управлениемблока 8 коммутации обмена начинаютпередаваться в канал 11,Блок 8 работает следующим образом.В исходном состоянии, при отсутствиисигналов "РАБ-А" на входах 18.119.1 и "ПГ 01", "ПГ 02" на входах 35.1,36, 1 на К- и Б-входы триггеров 71 и72 поступает логический ноль, и триг"геры находятся в состоянии хранения,на выходах 18.6, 19.6 блока 8 сигналы "ИНФ-А" отсутствуют. С приходом вблок 8 сигналов "ЗП 1", "ЗП 2" на входы35.2, 36.2 сигналов. "ПГ 01", "ПГ 02"при наличии сигнала РАБ-А на устано 1425694 10вочный Б-вход триггера 71 с выходаэлемента ИЛИ 68 передается сигналустановки в единицу, При этом с выхода КБ-триггера 71 сигнал "ИНФ-.А"передается в канал (Фиг,) и на инверсный вход установки в ноль триггера 73 таймера 9, разрешая запись логической единицы по переднему Фронтусигнала "ИНФ К" с входа 14.1 в этоттриггер, Канал отвечает выдачей байта данных на информационные входы 10и с задержкой сигнал "ИНФ-К" которыйпоступает с входа 14.1 на элемент НЕ57 и элементы И 63, 65 блока 8, Попереднему фронту этого сигнала производится установка триггера 73 таймера, и на вход сброса счетчика 75поступает сигнал сброса. Если сигнал "ИНФ-К" на входе 14,1 триггера 2073 отсутствует, счетчик 75 продолжает работать в режиме счета, и сигналпереполнения с выхода 33 триггера 77передается в блок 7, инициализируя занесение на регистр 44 начальный адрес подпрограммы отключения адаптераот каналов.Таким образом, с помощью таймера9 осуществляется временной контрольначальной выборки, окончания обмена, 30передачи данных на установку и сброссигналов управления и идентификациив течение заданного времени, Сигнал"ИНФ-К" от канала 1 с входа 14,1 узла 8 через элемент И 65 передается35на установочный вход КЯ-триггера 72,с выхода которого сигнал "ИНФ-А" передается на КБ-триггер 74 таймера 9 ина выхоц 19.6 полуадаптера 2 в канал11. Принципы работы элементов 74, 76,8 аналогичны описанным выше цля эле ментов 73, 75, 77. Приняв данные свыхода 17 адаптера, канал 11 выдаетсигнал "ИНФ-К", который поступает навход 15.1 блока 8 и сбрасывает сиг 45нал "ИНФ-А" с выхода 18.6 триггера 71,По сбросу "ИНФ-А" на выходе 18,6канал 1 сбрасывает инФормацию и сигнал "ИНФ-К" с входов 10,14.1 соответственно, в результате чего сигнал"ИНФ-А" с выхода 19,6 снимается, Пас- Оле сброса каналом 11 сигнала "ИНФ-К"передача первого байта данных завершается, с выхода 18,6 триггера 71снова выдается сигнал "ИНФ-А" каналу 1, и адаптер готов к передаче сле 55дующего байта данных,После передачи последнего байтаданных канал, являющийся инициатором окончания обмена в ответ на ИНФ-А", выдает на вход 14,2 блока 7 сигнал УПР-К , например в полуадаптерПо этому сигналу в блоке 7 на регистр 48 запишется микрокоманда с признаками "КО 1"=1; "ШК 2-ША"=0; МСИНФ-А"=1 у ПГО 1"Ор ф"ЗП 1"=О и полуадаптер .1 с выхода 16 передает в канал байт состояния суказателями "Конец работы канала","Конец работы устройства" и сбра"сывает сигнал "РАБ-А" и выходитв исходное состояние, Получивсигнал "К 01", полуадаптер 2 сбрасывает ПГ 02" и также выходит на окон" чание команды "Считать". По сбросу сигналов "РАБ-А" в обоих полуадаптерах работа счетчиков 75, 76 таймера 9 блокируется.Команда "Считать" от канала 1 выполняется полуадаптером 1 аналогично команде "Записать", но сигнал ЗП 1"= -О, а сигнал "ЗП 2"=1 и первым появляется сигнал "ИНФ А" на выходе 19,6 триггера 72 блока 8, При выполнении команды "Управление" установка и сброс триггеров 71 и 72 производятся микропрограммно по входам 37,1, 37.2 и 38,1, 38,2 соответственно,При выполнении адаптером остальных команд сигнал "БН 2-1" не выдается, и полуадаптеры работают независимо друг от друга по записанным в блоке 47 постоянной памяти микропрораммям оФормула изобретения1. Адаптер канал-канал, содержащий два полуадаптера, каждый из которых содержит регистр команд, схему сравнения адресов, регистр состояния и мультиплексор выходных сигналов, блок микропрограммного управления, причем входы первых групп входов схем сравнения адресов первого и второго полуадаптеров соединены с инАормационными входами соответственно первой и второй групп входов адаптера, входы вторых групп входов схем сравненич адресов первого и второго полуадаптеров соединены с адресными входами соответственно первой и второй групп входов управления адаптера, управляющие входы первой и второй групп входов которого соединены соответственно с первыми и вторыми входами признаков ИНФ-К, УПР-К АДР-К, ББР-К, РВБ-К, 1425694 12БЛК-К, РАБ-К блока микропрограммного управления, входы вторых групп входов схем сравнения адресов первого и второго полуадаптеров соединены с пер выми информационными входами соответствующих мультиплексоров выходных сигналов, выходы которых соединены с информационными выходами соответственно первой и второй групп выходов 10 адаптера, управляющие выходы первой и второй групп которого соединены соответственно с первыми и вторыми выходами признаков РАБ-А, УПР-А, АДР-А, ВБР-А, ТРБ-А блока микропрограммного 15 управления, первый и второй входы . признака "Адрес опознан" которого соединены с выходами схем сравнения адресов первого и второго полуадаптеров соответственно, управляющие 20 выходы блока микропрограммного управления с первого по шестой соединены соответственно с входом признака "Блокировка" схемы сравнения адресов, входом сигнализации регистра команд и входом сброса регистра состояния первого полуадаптера, с входом признака "Блокировка" схемы сравнения адресов, входом синхронизации регистра команд и входом сброса регистра 30 состояния второго полуадаптера, управляющие выходы первой-четвертой групп выходов блока микропрограммного управления соединены соответственно с входами управления мультиплексо ра выходных сигналов и входами установки регистра состояния первого полуадаптера, с входами управления мультиплексора выходных сигналов и входами установки регистра состояния 40 второго полуадаптера, выходы регистров состояния в каждом полуадаптере соединены с вторыми инФормационными входами мультиплексоров выходных сигналов, о т л и ч а ю щ и й с я тем, что, с целью повьппения производительности, в него введены блок коммутации обмена и таймер, причем первые и вторые входы признака ИНФ-К таймера и блока коммутации обмена соединены с первым и вторым входами признака ИНФ-К блока микропрограммного управления соответственно, первые и вторые входы признака РАБ-А таймера и блока коммутации обмена соединены соответственно с первым и вторым выходами признака РАБ-А блока микропрограммного управления, вход синхронизации которого соединен с входами синхронизации таймера и адаптера, первый и второй входы логических условий блока микропрограммного управления соединены с соответствующими выходами таймера, выход признака готовности к обмену данными первого полуадаптера и выход признака выполнения команды Записать" в первом полуадаптере первой группы выходов блока микропрограммного управления, выход признака готовности к обмену данными второго полуадаптера и выход признака выполнения команды Записать 1 во втором полуадаптере второй группы выходов блока микропрограммного управления соединены соответственно с первым, вторым, третьим и четвертым входами признаков блока коммутации обмена, седьмой и восьмой управляющие выходы блока микропрограммного управления соединены соответственно с входами установки и сброса блока коммутации обмена, первый и второй выходы которого соединены с соответствующими входами признака ИНФ-А таймера и с управляющими выходами первой и второй групп выходов адаптера соответственно, информационные входы первой группы входов адаптера соединены с первым входом команд блока микропрограммного управления, инФормационным входом регистра команд и с третьим информационным входом мультиплексора выходных сигналов вто. - рого полуадаптера, информационные входы второй группы входов адаптера соединены с вторым входом команд блока микропрограммного управления, инФормационным входом регистра команд и третьим инФормационным входом мультиплексора выходных сигналов первого полуадаптера, выходы регистров команд в каждом полуадаптере соединены с четвертыми информационными входами мультиплексоров выходных сигналов.2. Адаптер по и, 1, о т л и ч а ю - щ и й с я тем, что блок коммутацииобмена содержит четыре элемента НЕ, девять элементов И, четыре элемента ИЛИ и два КЯ-триггера, причем первые входы с первого по четвертый элементов И соединены с первым входом РАБ-А блока, вторые входы первого и четвертого элементов И соединены с вторым входом признака блока и входом первого элемента НЕ, выход которого соединен с вторыми входами второго и третьего элементов И, третьи входыпервого и третьего элементов И соединены с вторым входом ИНФ-К блока и входом второго элемента НЕ, выход которого подключен к третьим входам второго и третьего элементов И, выходы первого и второго элеМентов И соединены соответственно с первым и вторым входами первого элемента ИЛИ.третий вход которого соединен с входом сброса блока, выходы третьего и четвертого элементов И соединены с первым и вторым входами второго элемента ИЛИ, третий вход которого соединен с входом установки блока, выходы первого и второго элементов ИЛИ соединены соответственно с К-входом и Я-входом первого КЯ-триггера, первые входы с пятого по восьмой элементов И соединен с вторым входом признака РАБ-А блока, вторые входы шестого и седьмого элементов И соединеныс четвертым входом признака блока и входом третьего элемента НЕ, выход которого соединен с вторыми входами пятого и восьмого элементов И, третьи входы шестого и восьмого элементов И соединены с первым входом признака ИНФ-К блока и входом четвертого элемента НЕ, выход которого соединен с третьим входом пятого и седьмого элементов И, выходы пятого и шестого элементов И соединены соответственно , с первым и вторым входами третьего , элемента ИЛИ, третий вход которого 1, соединен с входом сброса блока, выхо, ды седьмого и восьмого элементов Ик ,соединены с первым и вторым входами четвертого элемента ИЛИ, третий вход которого соединен с входом установки блока, выходы третьего и четвертого 5элементов ИЛИ соединены соответственно с К- и Я-входами второго КЯ-триггера, четвертые входы элементов И с первого по восьмой соединены с выходом девятого элемента И, первый и второй входы которого соединены с первым и третьим входами признаков блока соответственно. 3. Адаптер по п.1, о т л и ч а ю -щ и й с я тем, что таймер содержит четыре триггера и два счетчика, инверсные входы установки в 0 первого и второго триггеров которого соединены с первым и вторым входами признака ИНФ-А таймера, а входы синхронизации соединены с первым и вторым входами признака ИНФ-К таймера соответственно, выходы первого и второго триггеров соединены с входами сброса соот ветственно первого и второго счетчиков, входы разрешения счета которых соединены соответственно с первым и вторым входами признака РАБ-А таймера и с инверсными входами установки в 0 третьего и четвертого триггеров, установочные входы которых соединены с выходами переполнения соответственно первого и второго счетчиков, счетные входы которых соединены 35с входом синхронизации таймера выходды третьего и четвертого триггеров являются первым и вторым выходами переполнения таймера.