Многоканальное устройство для ввода аналоговых данных и буферная память

счетный вход первого счетчика, управляющий и счетный входы второго счетчика, входы сброса первого счетчикаи блока управления соединены с входомсброса второго счетчика и являютсяшестым управляющим входом буферной памяти, седьмым и восьмым управляющими входами которой являются соответственно второй вход элемента ИЛИ и вход разрешения записи блока управления,1453397 Составитель С.КулишРедактор Л.Гратилло Техред А. Кравчук ектор С.Черни Заказ 7284/45 Тираж 667 ПодписноеВНИИПИ Государственного комитета до изобретениям и открытиям при ГК 1 13035, Москва, Ж, Раушская наб., д . 4/5 роизводственно-полиграфическое предприятие, г, Ужгород, ул, Проектна1453397 ных с использованием мультиплицированной структуры и ЭВМ, так и отдельно при построении многоканальных систем и буферных накопителей. Цельюизобретения является расширение функциональных возможностей. Устройствосодержит И каналов преобразованияаналоговых величин, первый блок 2формирования приоритетного адреса,Изобретение относится к измерительной и вычислительной технике, устройствам запоминания и может быть использовано как совместно при построении высокопроизводительных систем сбора,и обработки аналоговых данных с использованием мультиплицированной структуры и ЭВМ, так и отдельно при построении многоканальных систем и буферных накопителей. 10Целью изобретения является расширение функциональных воэможностей,На фиг.1 изображена структурная схема многоканального устройства для ввода аналоговых данных; на фиг,2 - 15 структурная схема блока управления; на фиг.З - структурная схема буферной памяти.Многоканальное устройство для ввода аналоговык данных (фиг. 1) содержит 20 И каналов преобразования аналоговых величин, разделенных на 1 групп (модулей) 1 по ш каналов в каждой, первый блок 2 формирования приоритетного адреса, буферную память 3, второй 25 блок 4 формирования приоритетного адреса, второй счетчик 5, блок 6 сравнения, блок 7 управления, первый счетчик 8, цифроаналоговый преобразователь 9. 30Каждый модуль 1 содержит ш компараторов 10, ш триггеров 11, а элементов И первой группы 12, элементы И второй группы 13 и элемент ИЛИ 14.Кроме того, на схеме устройства (фиг. 1) обозначены шина 15 логической, единицы устройства, выход 16 сброса блока 7 управления, управляющий вход 17 устройства, выход 18 запроса устройства, информационные выходы 19 и буферную память 3, Второй блок формирования приоритетного адреса 4, счетчики 5, 8, блок 6 сравнения, блок 7управления, цифроаналоговый преобразователь 9. Каждый канал 1 содержиткомпараторы 10, триггеры 11, элементыИ первой группы 12, элемент И 13 иэлемент ИЛИ 14, 2 с. и 1 з,п. ф-лы,3 ил. 220 устройства, входы 21 данных буферной памяти 3, входы 22 адреса считывания буферной памяти 3, входы 23 и24 блока 6 сравнения, вход 25 началазаписи ранга блока 7 управления, вход26 окончания контроля блока 7 управления, вход 27 конца поиска рангаблока 7 управления, вход 28 концацикла блока 7 управления,На схеме блока управления (фиг.2)обозначены генератор 29 импульсов,три триггера 30-32, два счетчика 33и 34, восемь элементов И 35-42, триэлемента ИЛИ 43-45, регистр 46 кодаоперации, мультиплексор 47.На схеме буферной памяти (фиг.З)обозначены элемент ИЛИ 48, три счет"чика 49-51, два дешифратора 52 и 53,блок 54 управления, блоки 55 памяти.Модуль (группа из ш каналов) обеспечивает сравнение уровней образцового уравновешивающего напряжения инапряжения на входах устройства независимо по каждому каналу, фиксациюмомента совпадения уровней и формирование сигнала "Запрос" при срабатывании компаратора.хотя бы в одном изканалов.Блок 2 обеспечивает формированиекодов номеров модулей либо сформировавших запросы в соответствии с приоритетом, либо в соответствии с кодом,установленным на шине данных и сбростриггеров сработавших каналов, причемна первой группе выходов формируетсяпозиционный двоичный код, на второйгруппе выкодов - унитарный двоичныйкод, а на третьем выходе - сигнал наличия запроса хотя бы от одного модуля, Блок 2 представляет собой после з14533 довательно соединенные приоритетный шифратор и дешифратор, выходы которых являются соответственно первой и второй группой выходов блока 2. Выходы дешифратора соединены также с соответствующими первыми входами двухвходовых схем ИЛИ, вторые входы ксторых объединены и являются К-входом сброса блока 2, Все линии шины данных П 10 подключены к соответствующим выходам приоритетного шифратора по схеме МОНТАЖНОГО ИЛИ. Вход приоритетного шифратора является управляющим входом блока 2, 15Буферная память 3 обеспечивает согласование времени преобразования И аналоговых сигналов в коды и времени ввода данных в ЭВМ с целью максимального использования быстродействия 20 подсистем сбора и обработки данных.Буферная память 3 позволяет осуществлять запись по произвольно заданному адресу или в последовательно расположенные ячейки памяти, а считывание производить как законченным и упорядоченным сообщением aоследовательно по одной ячейке, начиная с ячейки с заданным начальным адресом, так и по одному слову с произвольного 30 адреса, причем запись и считывание могут производиться как в одно и то же, так и в разное время. По логике работы считывание и запись всегда производятся по несовпадающим адресам. Блок 54 управления представляетсобой два устройства сравнения кодов,двухвходовый элемент ИЛИ, выход которого соединен с счетным входом счетного триггера, К-вход которого является К-входом блока 54 управления,Ч-вход которого соединен с первымвыходом элемента ИЛИ, второй вход которого соединен с выходом первогоустройства сравнения, причем с первыми и вторыми входами первого устройства сравнения соединены младшие Р 1разрядов соответственно первого итретьего счетчиков, а с первыми ивторыми входами устройства сравнениясоединены старшие Р 2 разрядов соответственно второго и третьего счетчиков. Выходы элемента ИЛИ и второгоустройства сравнения являются соответственно выходами Е 1 и 22 блокауправления, выход ЕЗ которого является выходом счетного триггера,97Блок 4 обеспечивает формированиекапов номеров каналов в модулях,сформировавших запросы в соответствиис приоритетом, причем на первой группе выходов формируется позиционныйдвоичный код, на второй группе выходов - унитарный двоичный код, а также сброс триггеров сработавших канало, Блок 4 реализуется аналогичноблоку 2.Счетчик 5 мажет быть выполнен намикросхемах К 155 ТМ 7Блок б сравнения может быть реализован, например, на микросхемахК 555 СП 1,Блок 7 управления обеспечиваетуправление и синхронизацию работывсей системы, а также прием командуправления извне, например от ЭВМ.Устройство может работать в двухрежимах: режиме измерения и режимеконтроля,Работа устройства для ввода аналоговых данных и буферная память в режиме измерения осуществляются под управлением ЭВМ, которая Формирует уйравляющее слово соответствующего режима для записи в регистр 46 кодаоперации, а также команды "Пуск","Импульсы считывания , поступающиена вход 17 блока 7 управления и навходы данных блоков 2 и 4 и счетчиков 5 и 8, В исходном состоянии привключении гитания или начале работысчетчик 8, все триггеры 11 всех модулей 1, триггеры 30-32, счетчики 33и 34 блока 7 управления, счетчики 4051, буферной памяти 3 установлены висходное (нулевое) состояние и на выходах 19 буферной памяти 3 сформированы 21 = О, Е 2 = О и ЕЗ = 1, что соответствует разрешению записи и запрещению считывания иэ буферной памяти 3 иэ-за отсутствия данных в последней. При поступлении сигнала "пЧускп в блок 7 управления на егопервом выходе формируются импульсы с частотой Г = в , в - поступающие наиЗисчетчик 8, выходы которого подключены к входам преобразователя 9. При зтам на выходе преобразователя 9 форкчруется ступенчато изменяющееся обр эцовое напряжение. В момент совпадения уровня образцового напряжения и напряжения на одном или несколькихвходах устройства Х, , где= 1,щ,ш 1,1, на выходе, соответствующем этому входу (входам), компаратора 10 формируется перепад напряжения (на 5 пример, из состояния "О" в " 1"), по которому соответствующий триггер 11 переходит в единичное состояние. Уровень логическои единицы с выхода триггера 11 в 1-группе через элемент ИЛИ 14 в качестве запроса ц от 1-й группы каналов поступает на вход блока 2. Блок 2 по одному или нескольким запросам с формирует,на своих двух группах выходов соответ ственно унитарный и позиционные коды наиболее приоритетного из сформировавших запрос модулей 1, а на выходе - сигнал "Запрос" - Я, поступающий на выход 18 блока 7 управления. Унитарный: код с второй группы выхо, дов блока 2 разрешает подключение к входам блока 4 сигналов наиболее приоритетного из выставивших запросы модулей, так как логическая " 1" в одном 25 из разрядов унитарного кода разрешает прохождение сигналов с выхода сработавшего триггера 11 на вход блока 4. В это время на вькодах всех остальных элементов И 12 модулей 1 - 30 высокий уровень, что обеспечивает реализацию ИОНТАЖНОГО.ИЛИ. Блок 4 формирует,на двух группах выходов позиционный и унитарный коды номера наиболее приоритетного канала в обслуживаемом модуле. Выходы унитарного кода поступают на вторые входы сброса триггеров 11, разрешая прохождение сигнала "Сброс" на триггер 11 наиболее приоритетного из сработавших 40каналов, Объединенные первые группывыходов блока 2 и блоКа 4 образуютадрес записи буферной памяти 3. За" . лись в буферную память 3 осуществля-ется блоком 7 управления при возникновении сигнала "Запрос" и в соответ-ствии с установленным режимом работы устройства, По окончании записи блок7 управления формирует на своем выходе 16 импульс "Сброс залроса", который установит в нулевое состояние триггер, наиболее приоритетный изсработавших триггеров 11. Если сигнал "Запрос" сформирован несколькимиканалами в одном модуле 1 или несколькими модулями, то процедура записи повторяется, в противном случае блок 2 снимает "Запрос" и блок 7 управления разрешает формирование ступенчато изменяющегося образцовогонапряжения до появления очередногосигнала "Запрос",Рассмотрим брлее подробно работублока 7 управления.Регистр 46 кода операции блока 7управления предказначен для хранениякода режима работы системы. При этомпринято следующее кодирование:1 разряд - режим работы устройства:"1" считывание массивом.3 разряд - режим записи; "О" - запись по произвольному адресу, "1"Фзапись с последовательной адресацией.4 и 5 разряды " режим контроля:ф 1" - в 4 разряде соответствует резиму "больше", "1" - в 5 разряде соответствует режиму "меньше".6 разряд - режим измерения по. заданному адресу: "О" - измерение попроиэвольному адресу, "1" - измерениепо заданному адресу.7 разряд - реверс счетчика. 8:."О"соответствует +1, " 1" " соответствует -1.В блоке управления генератор 29формирует тактовые импульсы с часто-.той Йъ Г , которые обеспечиваютреализацию принципа синхронного управления всеми блоками устройства,поступают на оба счетчика 33 и 34,Счетчики 33 и 34 используются в качестве делителей частоты и распределителей импульсов,.причем счетчик 34используется для управления счетчиком 8 преобразователя 9, а счетчик33 - для управления записью данныхв буферную память. Время установления напряжения на выходе преобразователя 9 (о, ) с заданной погрешностьюсущественно больше времени записи вбуферную память 3 и поэтому коэффициент деления счетчика 34 больше,чем счетчика 33. Таким образом, завремя Сиэм можно произвести несколько записей в буферную память 3, Импульсы с Я)-го выхода счетчика 34через элемент ИЛИ 43 поступают наС-вход триггера 30 и в случае наличиязапроса ц переводят последний в единичное состояние. В этом состояниитриггер ЗО запрещает работу счетчика34 (формирование очередного импульсадля счетчика 8), т.е. приостанавливает развертку на время записи в бу1453397 ферную память 3 и разрешает работу счетчика 33. По импульсам с первых двух выходов счетчика 33 (второй, третий и четвертый выходы блока 7 управления) в буферную память 3 осуще- ствляется запись данных в соответствии с выбранным режимом записи буферной памяти 3: запись по проиэволь" ному адресу (по номеру сработавшего 10 канала), запись с последовательной адресацией (запись ранжированных по уровню сигнала номеров каналов). Передний фронт импульса с третьего выхода счетчика 33 (выход 16 блока 7 15 управления) через элемент ИЛИ 44 устанавливает триггер 11 обслуженного модуля 1 в нулевое состояние, Задний фронт импульса с третьего выхода счетчика 33 через элемент ИЛИ 43 ус тановит триггер 30 в состояние, соответствующее уровню сигнала "Запрос" на входе 18 блока 7 управления, При этом процедура записи повторяется до тех пор, пока блок 2 не снимет сиг- нал "Запрос". В этом случае на Э-входе триггера 30 блока 7 управления сформируется уровень логического нуля и триггер 30 перейдет в нулевое состояние, при этом возобновится Фор- ЗС мирование образцового напряжения до появления очередного запроса, По достижению ступенчато изменяющимся об" разцовым напряжением границы диапазона счетчик 8 формирует импульс "Переполнение", который поступает на вход 28 блока 7 управления. Этот импульс через мультиплексор 47 и элемент ИЛИ 45 блоха 7 управления поступает на К-вход триггеров 30-32, устанавливая 40 их в нулевое состояние. При этом за-. прещается Формирование импульсов для счетчика 8 (элемент И 40) и оповещается буферная память 3 об окончании записи информации об И аналоговых 45сигналах.После каждого цикла преобразования Н аналоговых сигналов (цикла измерения) счетчик 8 и все триггеры 11 автоматически устанавливаются в исходное состояние.Рассмотрим работу устройства в режщме контроля.В этом случае в регистр 46 кода операции (КОП) из ЭВМ записывается соответствующее управляющее слово.Режим контроля имеет два подрежима; режим измерения в заданных границах и собственно режим контроля. Режим измерения в заданных границах осуществляется следующим образом. Управля" ющее слово, передаваемое ЭВИ в регистр 46, в этом случае 1111000. При этом в счетчик 8 записывается код нижней уставки. Затем управляющее слово меняется на 1110100 и в счетйчик 5 записывается код верхней уставки. Далее ЭВИ формирует сигнал "Пуск" и устройство функционирует аналогично режиму "Измерение" при записи в память 55 ранжированного ряда с пос- ледозательной адресацией. При этом в счетчике 49 буферной памяти 3 накапливается число записываемых в память слов. Сигнал окончания контроля в этом случае Формирует блок 6 сравнения в момент равенства верхней уставки и кода ступенчато изменяющегося напряжения. Возможны следующие модификации режима. Измерение упорядоченного по номерам каналов ряда значений (управляющее слово в этом случае 1101000). Измерение упорядоченного по значениям ряда от максимального к минимальному (управляющее слово 1111001). Режим, ближайший к заданному сверху. Измерение начинается с заданного значения (нижняя уставка) до первого сработавшего канала (управляютее слово 1100100), Режим, ближайший к заданному снизу. Измерение начинается с заданного значения (верхняя уставка) до первого сработавшего канала при изменении ступенчато изменяющегося образцового напряжения в сторону уменьшения (управляющее слово 1101001).В режиме собственно контроля границы могут быть заданы верхним и нижним номерами значений в равжированном ряду (ранговыми статистиками). В этом случае осуществляется преобразование только тех .величин, значение которых, лежит между заданными ранговыми статистиками. Реализация данного режима на аппаратном уровне существенно упрощает статистическую обработку сигналов. Запись нижней уставки в дополнительном коде в счетчик 49 буферной памяти 3 осушествляется по управляю- . щему слову 11 10010. Затем записывается верхняя уставка в дополнительном коде в счетчик 5 управляющим словом 1111000. Работа устройства далее о"уществляется так же, как и в режиме измерения при записи с последовательной адресацией. До переполнения счет 1453397 1020 чика 49 (начало записи ранга) триг" гер 32 блока 7 управления блокирует сигнал Е 1 буферной. памяти 3, что соответствует сигналу отсутствия информации в данной зоне бУферной памяти. После переполнения счетчика 49 в буферную память 3 начинают записываться значения с номерами больше за. данного в ранжированном ряду. Сигнал "Конец поиска ранга" 27 (выход переполнения счетчика 5) действует аналогично сигналу "Конец цикла". К этому моменту в буферную память записан отрезок ранжированного ряда между двумя заданными ранговыми статистиками. Модификациями данного режима являются следующие.Измерение наперед заданной ранговой статистики (поиск ранга), В этом случае верхняя граница устанавливается равной заданному рангу КЯ, а нижняя граница " равной (КЯ - 1). Управляющее слово в этом случае не меНняется. При КЮ = - осуществляется из 2мерение медианы,При КНВ реализуется режим поиска максимального значения.При ВЯ,= 1 осуществляется режим поиска минимального значения. В случае, если управляющее слово равно 1110010 и сохраняется неизменным в течение цикла иЪмерения, реализуется режим измерения по. заданному адресу. При этом блоки 2 и. 4 работают в качестве дешираторов выбора заданного канала. Длительность цикла в режимах измерения в заданных границах с последовательной адресацией блоков 55 памяти в общем случае меньше цикла измерения с записью по произвольному адресу, так как нет необходимос-, ти в доведении образцового напряжет ния до границы диапазона измерения.Режимы контроля характеризуются 1тем, что контролируемые входные сигналы не преобразуются в код, так как в этих случаях требуется информация только о номерах каналов, Рассмотрим работу устройства в режиме "Зона", ЭВМ вместе с кодом нижней уставки задает устройству управляющее слово 1110100. При этом на выходе преобразователя 9 формируется образцрвое напряжение, равное нижней уставке. По сигналу,"Отсутствие запроса" с выхода 19 блока 2 ЭВМ устанавливает 35 40 45 50 55 управляющее слово 111 1110100 и в счетчик 8 записывается код верхней уставки. Между этими моментами времени триггеры 11,каналов, в которых измеряемые сигналы меньше нижней уставки, устанавливаются в ноль. Каналы,сработавшие при образцовом напряжении, равном верхней уставке, опрашиваются и их номера записываются впамять 55. Таким образом, режим контроля "Зона" осуществляется в дватакта. Модификациями данного режимаявляются: режим "Меньше заданного",реализуется в режиме "Зона" при равенстве 0 нижней уставки, режим"Больше заданного", реализуется в режиме "Зона" при равенстве верхнейуставкн границе диапазона. Число измеряемых величин, записанных в блоки 55 памяти передается в ЭВМ из счетчика 49 буферной памяти 3.Буферная память 3 работает под управлением управляющих сигналов и обеспечивает различные режимы функционирования; режим записи по произвольному адресу, режим записи с последовательной адресацией в предварительно установленную зону адресного оростраиства, режим считывания по произвольному адресу, режим считывания массивом с предварительно установлен-. ной зоной адресного пространства.Кроме того, в режиме записи с последовательной адресацией обеспечивается подсчет числа импульсов записи и возможность считывания его внешним устройством (ЭВМ) с выходов 20 буферной памяти ЗВо всех режимах работы буферной памяти 3 обеспечивается Формирование извещающих сигналов на выходе 19, Е 1 - разрешение считывания словом, 2 2 -:разрешение записи, Е 3 - разрешение считывания массивом, которые могут быть использованы ЭВМ при управлении устроиством.Буферная память 3 состоит из модулей двухпортовых блоков 55 памяти, находящихся в режиме считывания по адресным входам считывания при наличии сигнала разрешения на первом управляющем входеПри изменении адреса считывания АЙ К изменяется информация на выходе блоков 55 памяти.Запись данных (вход данных) осуществляется по адресу записи АЙЮ при наличии импульсов записи и сигнала разрешения записи на втором управляющем входе блоков 55 памяти. Адрес записи1453397 1. Многоканальное устройство для ввода аналоговых данных, содержащее компараторы, триггеры, элементы И первой группы, элементы И второй группы, элементы ИЛИ, первый блок формирования приоритетного адреса, .буферную память, блок управления, цифроаналоговый преобразователь и первый счетчик, С-вход которого соединен с первым выходом блока управления, группа выходов с второго по девятый которого соединена с управляющими входами буферной памяти, входы данных которого соединены с входами цифроаналогового преобразователя и информационными выходами первого счетчика, выход переполнения которого соединен с входом конца цикла блока управления, вход запроса которого сои адрес считьвания буферной, памяти 3 разделены на две части из Р 1 и Р 2 разрядов. Р младших разрядов используется для задания произвольного адреса в соответствующем режиме в зоне памяти, устанавливаемой Р 2 старшими разрядами.Сигналы с выхода блока 7 управления, соответствующие установленному 10 режиму работы устройства, переводят счетчики 49-51 в заданный режим. В режиме. записи по произвольному адресу в начале ЭВМ устанавливает старшие Р 2 разряда адреса записи АЖ в 15 соответствии с кодом выбранной зоны записи. После этого формируется сигИ 11нал Пуск и при возникновении сигнала "Запрос" на втором и третьем выходах блока 7 управления Формиру" 20 ются импульсы записи адреса в счетчик 49 (мпадшие Р 1 разрядов) и в соответствующую ячейку выбранного блока 55 памяти. При этом Р 1 = К + К 2. При завершении цикла измерения сиг б нал "Конец цикла" поступает с восьмого выхода блока 7 управления через элемент ИЛИ 48 на С-вход счетчика 51 буферной памяти 3, увеличивая код .номера зоны (Р 2 = Р 2 + 1), и цикл из мерения (записи) может быть повторен.Частным случаем описанного режима является запись, начиная с нулевой эоны. Считывание производится аналогичным образом. Вначале ЭВМ устанавливает код АЙК, который записывается в счетчик 50 сигналом с пятого выхода блока 7 управления, При поступлении импульсов считывания на С- вход счетчика 50 с шестого выхода блока 7 40 управления информация считьвается с того модуля блока 55 памяти, номер которого соответствует установленному в старших Р 2 разрядах адреса сФтывания в счетчике 50.45Блок 54 управления обеспечивает непрерывный режим записи и считцвания и формирует оповещающие сигналы для предотвращения потерь информации.Сигналы Е 1 и Е 3 целесообразно В 0 использовать для управления вводом информации в ЭВМ, например в качестве запросов на обслуживание в эависимос ти от требуемого режима работы. 2 1 и Е 3 формируются (устанавливаются в активное состояние) идентичным образом как сигналы неравенства соответственно младших Р 1 и старших Р 2 разрядов записи и считывания. Равенство адресов записи и считываниявозможно в двух случаях: в исходномсостоянии и всегда, когда буфернаяпамять 3 пуста, при заполнении всейпамяти 3. Для различения этих ситуаций используется сигнал, Формирующийся при переполнении третьего счетчика 51, Формирующего старшие Р 2 разряда адреса записи и сбрасывающийся припереполнении второго счетчика 50,Формирующего адрес считьванияСовместное появление сигналов 2 2 и Е 3означает, что в буферной памяти нетсвободных зон записи результатов измерения или контроля. Наличие выходовЕ 1, 2 2, 2 3 блока 54 управления позволяет сократить время запаздыванияввода информации в ЭВМ и организоватьрежим непрерывной записи и считыванияв течение нескольких циклов работыустройства, а также производить запись и считывание из (в) заданной зоны как упорядоченным сообщением,так и по произвольному адресу отдельными словами, т.е. обладает более шиРОкими Функциональными воэможностямипо сравнению с известным устройством.Новые Функциональные возможности буферной памяти по сравнению сиэвест"ным устройством позволяют расширитьобласть применения предлагаемого устройства на класс систем, обеспечивающих непрерывную работу, напримернепрерывное измерение и контроль снеобходимостью последующего восстановления процессов на входе системы. Формула изобретенияединен с выходом запроса первого блока формирования приоритетного адреса,выходы позиционного кода которого соединены с соответствующими адреснымивходами записи буферной памяти, выходы первой и второй групп которой являются информационными выходами устройства, выходы унитарного кода первого блока формирования приоритетного адреса соединены с первыми входами соответствующих элементов И первой и второй групп, вторые входы элементов И второй группы соединены .свыходом сброса блока управления, инФормационный вход которого являетсяуправляющим входом устройства, информационными входами которого являютсяодни входы компараторов, другие входы которых соединены с выходом цифроаналогового преобразователя, выходкаждого компаратора соединен с С-входом соответствующего триггера, выходы которых соединены,с вторыми входами соответствующих элементов И первой 25группы и входами соответствующих элементов ИЛИ, выход каждого элементаИЛИ соединен с соответствующим входомпервого блока Формирования приоритетного адреса, Э-входы всех триггеров .30соединены с шиной логической единицыустройства, первые входы сброса соответствующих триггеров соединены с выходом соответствующего элемента Ивторой группы, о т л и ч а ю щ е ес я тем, что, с целью расширенияфункциональных возможностей, в устройство дополнительно введены второйблок Формирования приоритетного адреса, блок сравнения и второй счетчик, 4 ОК-входы первого и второго блоков формирования приоритетного адреса соединены с четырнадцатым выходом блокауправления, десятый выход блока управления соединен с управляющим входом второго счетчика, одиннадцатыйвыход блока управления соединен суправляющим входом первого счетчика,двенадцатый выход блока управлениясоединен с управляющими входами первого и второго блоков формированияприоритетного адреса, тринадцатый выход блока управления соединен с входом управления изменением направления счета первого счетчика, пятнадцатый выход блока управления соединенс входом сброса первого счетчика, информационные выходы первого и второго счетчиков соединены соответственно 131453397 14с первыми и вторыми входами блокасравнения, выход которого соединен свходом окончания контроля блока управления, вход конца поиска ранга которого соединен с выходом переполнения второго счетчика, С-вход которогосоединен с четвертым выходом блокауправления, вход начала записи рангакоторого соединен с выходом переполнения буферной памяти, выходы соответствующих элементов И первой группыобъединены и соединены с соответствующими информационными входами второгоблока формирования приоритетного адреса, выходы позиционного кода которого соединены с соответствующимиадресными входами записи буфернойпамяти, вторые входы сброса соответствующих триггеров объединены и подключены к выходам унитарного кодавторого блока формирования приоритетного адреса, входы адреса считывания буферной памяти, входы данныхпервого и второго счетчиков, а такжевходы данных первого и второго блоковформирования приоритетного адресаявляются управляющими входами устройства, выход запроса первого блокаформирования приоритетного адреса является выходом запроса устройства.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления содержит генератор импульсов,три триггера, два счетчика, восемьэлементов И, три элемента ИЛИ, регистр кода операции и мультиплексор,В-вход первого триггера является входом запроса блока управления, С-входсоединен с выходом первого элементаИЛИ, первый вход которого соединенс первым входом второго элемента ИЛИи третьим выходом,первого счетчика,управляющий вход которого соединенс прямым выходом первого триггера,инверсный выход которого соединен суправляющим входом второго счетчика,С-вход которого соединен с С-входомпервого счетчика ивыходом генератора, первый, второй и третий входымультиплексора соединены с входамиокончания контроля, конца цикла, поиска ранга блока управления, выходмультиплексора соединен с первым входом первого элемента И и с первымвходом третьего элемента ИЛИ,выходкоторого соединен с К-входами триггеров и.является пятнадцатым выходомблока управления; второй вход первогоэлемента И соединен с первым входомвторого элемента И с пятым выходомрегистра кода операции, первый и четвертый выходы которого соединены свходами управления мультиплексора, апервый выход соединен с первыми входами третьего и четвертого элементовИ, вторые входы которых соединены спервым входом пятого элемента И, вторым входом третьего элемента ИЛИ, выход второго триггера соединен с первым входом шестого элемента И, выходкоторого является первым выходом блока управления, а второй вход шестого 15элемента И соединен с д-м выходомвторого счетчика, (д)-й и первый.выходы которого соединены соответственно с вторым входом первого элемента ИЛИ и третьим входом четверто- щого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого является выходом сброса запроса блока управления, вторым выходом которого является 25второй выход первого счетчика, первыйвыход которого соединен соответственно с вторым и первым входами второгои седьмого элементов И, выходы которых соответственно являются третьим ЗОи четвертым выходами блока управления, пятым выходом которого являетсятретий выход регистра кода операции,четвертый выход. которого соединен сфвторым входом седьмого элемента И,выходы восьмого, пятого, первого элементов И являются соответственно шестым-восьмым выходами блока управле"ния, девятым выходом которого являет"ся инверсный выход третьего триггераВ-вход которого соединен с шиной логического нуля устройства, а В-входс восьмым выходом регистра кода операции, выходы с десятого по тринадцатый блока управления соединены соответственно с выходами с шестого подевятый регистра кода операции, второй,и третий выходы которого соединены соответственно с вторыми входамипятого и восьмого элементов И, выходтретьего элемента И является четырнадцатым выходом блока управления,вход начала записи ранга которого соединен с С-входом третьего триггера,второй вход третьего элемента ИЛИ,8-вход второго триггера, первый входвосьмого элемента И, входы регистракода операции являются информационным входом блока. 3. Буферная память, содержащая блоки памяти, первый, второй и третий счетчики, элемент ИЛИ, первый дешифратор и блок управления, причем группа выходов первого счетчика соединена с адресньвщ входами записи блоков памяти, первая группа выходов второго счетчика соединена с входами первого дешифратора, первая группа входов данных блоков памяти является входами данных буферной памяти, а входы данных первого счетчика являются адресными входами записи буферной памяти, выходы блоков памяти являются первой группой выходов буферной памяти, выходы блока управления являются второй группой выходов буферной памяти, вход сброса третьегоРсчетчика соединен с входом сброса второго счетчика, выход элемента ИЛИсоединен со счетным входом третьего счетчика, о т л,и ч а ю щ а я с я тем, что, с целью расширения области применения за счет обеспечения непрерывной записи и одновременного считывания, в нее введен второй дешифратор, входы которого соединены с группой выходов третьего счетчика, адресные входы считывания блока памяти соединены с второй группой выходов второго счетчика, группы информационных входов блока управления подключены соответственно к выходам перво- го, второго и третьего счетчиков, группа .выходов первого счетчика является первой группой выходов буферной памяти, одноименные выходы первого и второго дешифраторов соединенысоответственно с первыми и вторыми управляющими входами соответствующих блоков памяти, выход переполнения первого счетчика соединен с первым входом элемента ИЛИ и является выходом переполнения буферной памяти,Гвходы данных первого счетчика соединены с второй группой входов данных . блоков памяти, выходы переполнения третьего и второго счетчиков соединены соответственно с первым и вторым счетными входами блока управления, входь записи блоков памяти объединены и являются первым управляющим входом буферной памяти, управляющие входы первого и третьего счетчиков объединены и являются вторым управляющим входом буферной памяти, третьим, четвертым и пятым управляющими входами которой являются соответственно