Запоминающее устройство

(50 4 с 11 С 17/О ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ Д ИИуОПИСАНИЕ ИЗОБРЕТЕНИЯАВТОРСКОМУ СВИДЕТЕЛЬСТВУй; ,Ф 27Устинов, В ство СССРО, 1979.мехозащить1980,к запле(21) 3880929/24-24(57) Изобретение относится к влительной технике, в частностипоминающим устройствам для нак ния результата, Цель изобретения -повышение быстродействия запоминающего устройства, Поставленная цельдостигается за счет обеспечения многоканальным накапливающим сумматоромсовмещения операций суммирования,записи и считывания текущей и предыдущей решающей статистики в однихи тех же ячейках ОЗУ для одних итех же элементов разрешения за ь периодов наблюдений в реальном масштабевремени. Устройство содержит регистры 1-4, элемент И 5, синхронизатор6, сумматор 7, счетчики 8, 9, блокипамяти 10, 11, триггер 12, элементИЛИ 13, элемент 14 задержки. 3 ил.1 13255Изобретение относится к вычислительной технике, в частности к запоминающим устройствам для накоплениярезультата,Цель изобретения - повышение бы 5стродействия запоминающего устройства,На фиг. 1 приведена функциональная схема запоминающего устройства;на фиг, 2 - функциональная схема синхронизатора; на фиг, 3 - эпюры,поясняющие работу запоминающего устройства.Запоминающее устройство (фиг, )содержит регистры 1-4, элемент И 5,синхронизатор 6, сумматор 7, счетчики 8 и 9, блоки 10 и 11 памяти, триггер 12, элемент ИЛИ 13 и элемент 14задержки. Вход регистра 1 являетсяпервым входом 15 устройства, входсинхронизатора 6 - вторым входом 1 б,а выход элемента 13 - выходом 1 устройства,Синхронизатор б содержит генератор18 тактовых импульсов, счетчики 19 и20 и элемент И 21,В предлагаемом запоминающем устройстве выходы синхронизатора 6 подключены к входам регистров 3 и 4,счетчиков 8 и 9,волоков 10 и 11 памяти,30триггера 12, элемента И 5 и элемента14 задержки, Быхоц элемента 14 задержки подключен к входам регистров 1 и. памяти,и счетчиков 8 и 9. Выход регистра 2 соединен с информационнымиВходами блоков 10 и 11 памяти. Счетчик 8, блок 10 памяти и регистр 3последовательно соединены. Также последовательно соединены счетчик 9,блок 11 памяти и регистр 4, ЭлементИЛИ 13 соединен с элементом И 5 и 45регистрами 3 и 4, Выход элемента И 5подключен к входу сумматора 7. Вход15 регистра 1 является первым входомзапоминающего устройства, вторым входом 16 которого является вход синхро" Б 0низатора 6, а выходом 17 - выход элемента ИЛИ 13.В синхронизаторе 6 генератор 18тактовых импульсов, счетчик 19 исчетчик 20 последовательно соединены.Входы элемента И 21 подключены к выходам генератора 18 тактовых импульсов и счетчика 19, Входом 22 синхронизатора 6 являются объединенные вто 642рые входы счетчиков 19 и 20. Первым23, вторым 24 н третьим 25 выходамисинхронизатора б соответственно являются выход элемента И 21, выход счетчика. 20 и первый выход счетчика 19.На фиг, 3 обозначены импульсы 25-30,Запоминающее устройство (ЗУ) работает следующим образом,На вход 15 (ЗУ) поступает текущеезначение статистики в виде К-разрядного цифрового параллельного двоичного кода последовательно для каждого1-го элемента из И элементов разрешения (например, по дальности, по времени и т.п.), где 3=1,.,11 фСигнал, поступающий на вход 16 ЗУ,разрешает формирование импульсов 27,29 и 30 (фиг, 3) на выходе синхронизатора 6, Вычисление решающей стати 1:Лстики Ь = 2 х; сводится к синхронно/11=1му накоплению статистики х 1 за п периодов наблюдений (х=1. и).В 1-м периоде наблюдения в ЗУ на- .коплена статистика Я.= 2 х . для всех1=1изэлементов разрешения, Триггер 12находится в одном из двух своих устойчивых состояний, например в нулевом. При этом на его прямом выходеприсутствует уровень логического О,а на инверсном - уровень логической"1", По окончании х-го периода наблюдения на счетный вход триггера 12 поступает +1-й импульс 29 (фиг, 3) ссинхронизатора 6, свидетельствующийо начале +1-го периода наблюдения,Счетчики 8 и 9 переводятся в режимустановки кода исходного состояния,а триггер 12 изменяет свое устойчивое состояние и на его прямом выходепоявляется уровень логической "1",а на инверсном - уровень логического "0".Сигнал логической "1" с прямоговыхода триггера 12 поступает на информационный вход 1-го младшего разряда счетчика 9 и информационныевходы 2-1 старших разрядов счетчика8, переводит блок 1 О памяти в режимзаписи информации, поступает на входрегистра 3, запрещает запись и выдачу информации из него.Сигнал логического 0" с инверсного выхода триггера. 12 поступает наинформационныи вход 1-го младшегоразряда счетчика 8 и информационныевходы 2-1 старших разрядов счетчика9, переводит блок 11 памяти в режимчтения информации, поступает навход регистра 4 и разрешает запись ивыдачу информации из него,При наличии д+1-го импульса 295(фиг, 3) синхронизации счетчик 8 т.устанавливается в свое (2-1) исходное состояние, а счетчик 9в первое свое исходное состояние, Двоичный 1-разрядный кодсчетчиков 8 и 9 определяет адресаячеек элементов памяти в блоках 10и 11 памяти соответственноПо окончании импульса 29 счетчики 8 и 9 переходят в режим суммирования импульсов 28, поступающих с элемента 14задержки (фиг. 3) на их счетные входы. Элементом 14 эадержки переднийи задний Фронты импульсов 27 (фиг.3),вырабатываемых синхронизатором 6,задерживаются на величину, необходи 20мую для передачи информации из блока1 О памяти или 11 в регистр 3 или 4.В +1-м периоде наблюдения вычисление статистики Б, =Б+х . для кажЮ+1С+1 25дого из 1 элементов разрешения повремени происходит по принципу поточного метода обработки информации, прикотором различные узлы схемы выполняют операции, соответствующие различным (соседним) интервалам раэреше- ЗОния по времени. Интервал разрешенияпо времени определяется периодом Тследования импульсов 27 (фиг. 3). Таккак на счетные входы счетчиков 8 и 9поступают одни и те же импульсы 28 35(фиг, 3), У -е состояние счетчика 8и Е -е состояние счетчика 9 связывает соотношение У =Е;-2,Перед появлением 1-х импульсов 27 40 и 28 на выходах синхронизатора 6 и элемента 14 задержки (фиг. 3) на информационный вход регистра 1 поступает статистика х . 1-го элемента раз 1+1решения по времени. В сумматоре 7 45 происходит суммирование статистики х поступающей с выхода регистра 1, с ранее накопленным значением ста-. тистики Б 1 , поступающим с выхода уегистра 4 через элементы ИЛИ 3 и 50 И 5. В блоке 1 О памяти разрешается выборка У =1-2-й ячейки памяти и,бзапись статистики Б поступающей1 Ф 11на его информационный вход с выхода регистра 2, в эту ячейку памяти. В блоке 11 памяти разрешается выборка Е,=1-й ячейки памяти и выдача статистики на его выход из этой ячейки памяти. При поступлении 1-го импульса 27 (Фиг. 3) на тактовый вход регистра 4 в него записывается величина Б., поступающая на его информационный вход с выхода блока 11 памяти. В регистр 3 информация не записывается.При поступлении 1-го импульса 28 (Фиг, 3) на тактовые входы регистров 1 и 2, блока 10 памяти и счетные/входы счетчиков 8 и 9 происходит следующее. В блоках 1 О и 11 памяти эа 1 прещается выборка ячеек памяти. В регистр 1 записывается значение статис" тики хпоступающей на его информационнйй вход, Значение статистики Б 1; с выхода сумматора 7 записывает-.1 чся в регистр 2, Счетчик 8 переходит в У; -е состояние и определяет адрес У =3-1-й ячейки памяти блока 10 памяти. Счетчик 9 переходит в Е -е состояние и определяет адрес Е =1+1-йячейки памяти блока 11 памяти.При пропадании 1-го импульса 28 (Фиг. 3) на информационный вход регистра 1 поступает статистика х "1 ф 1 3+1-го элемента разрешения по времени, В сумматоре 7 происходит суммирование статистики х 1, поступающей1 ф 1 фс выхода регистра 1, с ранее накопленным значением статистики Бз, поступающей-с выхода регистра 4 через элементы ИЛИ 13 и И 5. В блоке 10 памяти разрешается выборка У =3-1-й ячейки памяти и запись статистики Б1 =Б. +х 1 поступающей на его информационный вход с выхода регистра 2. В блоке 11 памяти разрешается выборка г, =3+1-й ячейки памяти и выдача статистики Б, из этой ячейки памяти.1 нПри поступлении 1+1-го импульса 27 (фиг3) на тактовый вход регистра 4 в него записывается величина1+Б, , поступающая на его информационный вход с выхода блока 11 памяти. В регистр 3 информация не записывается.При поступлении 1+1-го импульса 28 (фиг, 3) на тактовые входы регистров 1 и 2, блоков 10 и 11 памяти и счетные входы счетчиков 8 и 9 происходит следующее. В регистр 1 записывается значение статистики х 1. поступающей на его информационный вход, Значение статистики Б=Б;+х; с выхода сумматора 7 записывается в регистр 2.Счетчик 8 переходит в У;+,-е состояние и определяет адрес У =1-й ячейки памяти блока 10 памятй. Счетчик 9 переходит в Е -е состояние и оп5 3255ределяет адрес Е, =1+2-й ячейки памяти блока 11 паМяти.При пропадании 1+1-го импульса 28(фиг. 3) на информационный вход регистрапоступает статистики х .,+1д+2-го элемента .разрешения по времени. В сумматоре 7 происходит сумми 111рование статистики х поступающей1+1с выхода регистра 1, с ранее накопленным значением статистики Б. , по Оступающей с выхода регистра 4 черезэлементы ИЛИ 13 и И 5, В блоке 10 памяти разрешается выборка У, -=1-й1+1ячейки памяти и запись статистикиБ;+,=Б;+х , поступающей на его информационный вход с выхода регистра 2,В блоке 11 памяти разрешается выборка 2 =1+2-й ячейки памяти и выдачаР 2статистики Б, на его выход из этойячейки памяти, 20Таким образом, статистика Б., извлеченная иэ 3-й ячейки памяти блокапамяти 11, просуммированная со статистикой х 1, записывается в 3-ю ячейКу блока 10 памяти, Емкость счетчиков 8 и 9 и количество импульсов 27и 28 больше, чем 111+1.При поступлении 1.+2-го импульса29 (фиг. 3) блок 10 памяти переводится в режим считывания информации изнего, блок 11 памяти переводится врежим записи информации в него, счетчик 8 устанавливается в исходноеЕ =1-е состояние, счетчик 9 устанав- .ливается в исходное У,=:2 -1-е состояние, разрешается запись и выдача ин 35формации из регистра 3 и запрещаетсязапись и выдача информации из регистра 4,При пропадании +2-го импульса 29 4 О(фиг, 3) происходит накопление статистики Б 1 =Б +х.для всех из 11 элементов разрешения по времени аналогично накоплению статистики Б,.За и периодов наблюдении происходи 15накопление решающей статистики Б=1 с 11= 7:. хпри поочередном переключении11 с 1каналов записи и считьвания, Емкость3-х ячеек памяти блоков 10 и 11 памяти больше, чем 2 и, а общая емкость блоков 10 и 11 памяти больше,е,чем 22 и.По окончании цикла из и периодовнаблюдений начинается следующий цикл 55из и периодов наблюдений. Его началоопределяется появлением 1-го импульса29 (фиг. 3). В течение 1-го периоданаблюдений синхронизатор 6 формирует 64 6 импульс 30 (фиг, 3) уровня логическо 11 11г о 0 , который по ст уп ае тна вход эл емента И 5 и запрещает прохождение решающей статистики Б 1 , накопленной в пр едыдущем цикле наблюдений , с выхода элемента ИЛИ 1 3 через элемент И 5 :на вход сумматора 7 . Поэтому в 1 -м периоде наблюдений в ячейки памя ти блока 1 0 или 1 1 памяти ( в з ависимо сти от состояния триггера 1 2 ) записана статистика Б 1 =х , где х 11 текущее значение статистики в первом периоде наблюдений,Синхронизатор 6 (фиг, 2) работает следующим образом.Генератор 18 тактовых импульсов вырабатывает импульсы 26 (фиг. 3) с периодом повторения Т . При отсутствии сигнала на его входе 22 счетчики 19 и 20 находятся в нулевом состоянии, На прямом выходе 25 нулевого состояния счетчика 19 присутствует уровень логической "1", а на его инверсном выходе - уровень логического 10", который запрещает прохождение импульсов 26 через элемент И 21 на выход 23. На инверсном выходе 24 нулевого состояния счетчика 20 присутствует уровень логической 1 При поступлении сигнала на вход 22 синхронизатор 6 начинает вырабатывать на своих выходах 23, 25 и 24 соответственно импульсы 27, 29 и 30 (фиг, 3). Емкость счетчика 9 больше, чем И+1, а емкость счетчика 20 равна и. Формула изобретения Запоминающее устройство, содержащее первый регистр, выход которого подключен к первому входу сумматора, выход сумматора соединен с информационным входом второго регистра, первый блок памяти, третий регистр, синхронизатор, тактовый вход первого блока памяти соединен с тактовыми входами первого и второго регистров, отличающееся тем, что, с целью повышения быстродеиствия запоминающего устройства, в него введены первый и второй счетчики, второй блок памяти, выход которого подключен к информационному входу четвертого регистра, выход которого соединен с первым входом элемента ИЛИ, выход элемента И 31 И соединен с первым входом элемента И, выход которого подключен к элементу задержки, вход ко 13255торого подключен к первому выходу синхронизатора и тактовым входам третьего и четвертого регистров, а выход соединен с тактовыми входами первого и второго счетчиков блоков па 5 .мяти и счетными входами первого и второго счетчиков, второй выход синхронизатора подключен к второму входу элемента И, выход которого соединен с10 вторым входом сумматора, третий выход синхронизатора подключен к управляющим входам первого и второго счетчиков и счетному входу триггера, прямой выход которого соединен с после 15 довательным информационным входом второго счетчика и параллельными информационными входами первого счетчика, а инверсный выход - с последовательным информационным входом перво,го счетчика и параллельным информа 20 ционным входом второго счетчика, пря 64 8мой выход триггера соединен с входомсброса третьего регистра и управляющим входом первого блока памяти,а инверсный выход триггера - с входам сброса четвертого регистра иуправляющим входом второго блока памяти, адресные входы первого и второ"го блоков памяти подключены к выходам первого н второго счетчиков соответственно, первый вход второгоблока памяти соединен с выходом второго регистра, выход третьего регистра подключен к второму входу элемента ИЛИ, выход которого является информационным выходом запоминающегоустройства, ийформационный вход первого регистра является информационным входом запоминающего устройства,а стробирующий вход синхрониэаторастробирующим входом запоминающегоустройства.1325564 йПЙЙййллллл и Л ПЛПЛ Составитель В, ТеленковТехред А. Кравчук дактор Н.Лаза рректор Л,Пилипенк Тираж 589 ВНИИПИ Государственного комитета по делаи изобретений и открытий 3035, Москва, Ж, Раушская наб