Ячейка памяти для буферного регистра

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 1104.80 (21) 2908505/18-24 31) М. Клз Союз СоветскикСоциалистическихРеспублик С 11 С 19/00 с присоединением заявки МГосударственный комитет СССР по делам изобретений и открытийОпубликовано 150282. Бюллетень )4 о бДата опубикования описания 15.02 В 2(12) Авторизобретений Б.С. Цирлин Институт социально-экономических пробгем АН СССР 11) Заявитель(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ БУФЕРНОГО РЕГИСТРА Изобретение относится к запоминающим устройствам.Известна ячейка памяти для буферного регистра, построенная на основе трехстабильного триггера на элементах ИИЛИ-НЕ, причем в этой схеме входы первого элемента И каждого из трех элементов ИИЛИ-НЕ соединены с выходами двух других элементов ИИЛИ-НЕ (1).Недостатком этой ячейки является невысокое быстродействие.Наиболее близким техническим решением к данному изобретению является ячейка памяти для буферного регистра, содержащая три элемента И-ИЛИ-НЕ, включенные по схеме трех- стабильного триггера так, что входы первого элемента И каждого элемента И-ИЛИ-НЕ соединены с выходами двух других элементов И-ИЛИ-НЕ; и шесть входных шин, причем первая шина соединена с входами первого и третьего элементов И-ИЛИ-НЕ, вторая - с входами первого и второго, третья - с входом первого, а остальные шины - с входами второго и третьего элементов И-ИЛИ-НЕ (23Однако в буферном регистре, собранном из ячеек памяти указанного типа каждая порция информации продвигается от первой ячейки к последней,причем время, через которое информа ция появляется на выходе регистра,. зависит как от собственных (реальных) задержек элементов последнего,так и от его заполнения информацией,что делает невозможной параллельную 10 запись информации в регистр, так какодновременно с записью информациив какую-либо ячейку по шинам параллельной записи в ту же ячейку можетпоступить порция информации по шинам сдвига из предыдущей ячейки,что нарушает правильность работы регистра. Отсутствие возможности параллельной записи в ячейку ограничивает область ее применения.Цель изобретения - расширение области применения ячейки памяти засчет обеспечения возможности параллельной записи информации.Поставленная цель достигается тем,что в ячейку памяти для буферногорегистра, содержащую первый, второйи третий элементы И-ИЛИ-НЕ, соединенные по схеме трехстабильноготриггера, входные шины, причем первые входы второго и третьего элемен- ЗО тов И-ИЛИ"НЕ подключены к первой60 входной шине, первый и второй входы соответственно первого и второго элементов И-ИЛИ-НЕ - к второй входной шине, вторые входы первого и третьего элементов И-ИЛИ-НЕ - к третьей входной шине, третьи и чет вертые входы второго и третьего элементов И-ИЛИ-НЕ - к четвертой входной шине, пятые и шестые входы второго и третьего элементов И-ИЛИ-НЕ - ,к пятой входной шине, третий и чет- О вертый входы первого элемента И-ИЛИНЕ - к шестой входной шине, введены четвертый и пятый элементы И-ИЛИ-НЕ, соединенные по схеме РЗ -триггера, и входные шины с седьмой по десятую, )5 причем седьмые входы второго и третьего элементов И-ИЛИ-НЕ и первый вход четвертого элемента И-ИЛИ-НЕ соединены с седьмой входной шиной, восьмые входы второго и третьего элементов И-ИЛИ-НЕ соответственно - с восьмой и девятой входными шинами, пятый вход первого элемента И-ИЛИ-НЕ и второй вход четвертого элемента И-ИЛИ-НЕ подключены к десятой входной шине, третий и четвер 25 тый входы четвертого элемента И-ИЛИНЕ соответственно к второй и третьей входным шинам, вход пятого элемента И-ИЛИ-НЕ соединен с выходом первого элемента И-ИЛИ-НЕ, выходы четвертого и пятого элементов И-ИЛИ-НЕ подключены соответственно к девятым и десятым входам второго и третьего элементов И-ИЛИ-НЕ.На чертеже представлена схема 35 ячейки памяти для буферного регистра.Ячейка памяти содержит элементы И-ИЛИ-НЕ 1-3 с элементами И 4-12, образующие трехстабильный триггер ячейки, и элементы И-ИЛИ-НЕ 13 и 14 . 40 с элементами И 15-18, образующие РВ -триггер ячейки. Ячейка памяти со- держит. также входные шины 19-28 (с первой 19 по десятую 28).Первые входы элементов И-ИЛИ-НЕ 45 1 и 3 подключены к шине 19, первый и второй входы элементов И-ИЛИ-НЕ 1 и 2 соответственно к шине 20, вторые входы элементов И-ИЛИ-НЕ 1 и 3 - к шине 21, третьи и четвертые входы элементов И-ИЛИ-НЕ 2 и 3 - к шине 22, пятые и шестые. входы элементов И-ИЛИНЕ 2 и 3 - к шине 23. Третий и четвертый входы элемента И-ИЛИ-НЕ 1 подключены к шине 24. Седьмые входы элементов И-ИЛИ-НЕ 2 и 3 и первый вход элемента И-ИЛИ-НЕ 13 соединены с шиной 25, восьмые входы элементов И-ИЛИ-НЕ 2 и 3 - с шинами 26 и 27, пятый вход элемента И-ИЛИ-НЕ 1 и второй вход элемента И-ИЛИ-НЕ 13 подключены к шине 28, третий и четвертый входы элемента И-ИЛИ-НЕ 13 соответственно к шинам 20 и 21. Вход элемента И-ИЛИ-НЕ 14 соединен о выходом элемента И-ИЛИ-НЕ 1, вы ходы элементов И-ИЛИ-НЕ 13 и 14 подключены соответственно к девятым идесятым входам элементов И-ИЛИ-НЕ2 и 3.Ячейка работает следующим образом.Трехстабильный триггер ячейки памяти имеет следующие состояния, которые определяются значениями на выходах элементов 1-3: 011 - информация в ячейке стерта;., 110 - в ячейкезаписана 1 ф; 101 - в ячейке записан 0,Состояния Р 8-триггера, которые определяются значениями на выходахэлементов 13 и 14 соответствуют:01 - ячейка находится в режим- параллельной записи; 10- ячейка находится в режиме сдвига.В режиме параллельной записи запись информации в определенную ячейку регистра по шинам 26 и 27 черезэлементы И 9 и 12 происходит толькопосле того, как (х+1)-я ячейка переходит в режим сдвига и информация в ней стерта. После того, какинформация в трехстабильный триггерзаписана и на выходе его элемента 1устанавливается 1 ф, ВБ-триггерпереходит в состояние 10, т.е, ячейка будет работать в режиме сдвига.При этом изменение состояний трехстабильного триггера 1-й ячейки врежиме сдвига происходит также, каки в известной, за исключением того,что информация, полученная ею в режиме параллельной записи, стираетсяпосле того, как передана в (1+1)-юячейку, независимо от состояниятрехстабильного триггера (1+1)-йячейки (последняя в это время находится в режиме параллельной записи).Р 6-триггер 1-й ячейки возвращаетсяв состояние 01 (режим параллельнойзаписи) после того, как в этот режимпереходит (1-.1)-я ячейка, а информация в трехстабильном триггере 1-йячейки стерта. Таким образом, процессперехода ячеек буферного регистрав режим параллельной записи распространяется последовательно от первойячейки к последней, а процесс перехода ячеек в режим сдвига распространяется также последовательно, нов обратном направлении - от последней ячейки к первой.Буферный регистр, построенный наоснове описанных ячеек памяти, позволяет осуществлять параллельную запись информации в регистр его целесообразно использовать для преобразования параллельного кода в последовательный.Формула изобретенияЯчейка памяти для буферного регистра, содержащая первый, второй и905860 гв 9 20 г гг Составител Техред М, Т едактор К. Вол Подпимитета СССРоткрытийб., д, 4/5 Тираж 623 Государственного делам изобретений а, Ж, Раушская е аз 375/67 ВНИИ 13035, Мос иал ППП фПатентф, г, Ужгород, ул. Проектная,третий элементы И-ИЛИ-НЕ, соединенные по схеме трехстабильного триггера, и входные шины, причем первыевходы второго и третьего элементовИ-ИЛИ-НЕ подключены к первой входной шине, перный и второй входы соответственно первого и второго элементов И-ИЛИ-НЕ - к второй входнойшине, вторые входы первого и третьего элементов И-ИЛИ-Н - к третьейвходной шине, третьи и четвертые 10входы второго и третьего элементовИ-ИЛИ-НЕ - к четвертой входной шине,пятые и шестые входы нтсрого и третьего элементов И-ИЛИ-НЕ - к пятой .входной шине, третий и четвертый,входы первого элемента И-ИЛИ-НЕ - кшестой нходной шине, о т л и ч а ющ а я с я тем, что, с целью расширения области применения ячейки засчет обеспечения воэможности параллельной записи информации, она содержит четвертый и пятый элементыИ-ИЛИ-НЕ, соединенные по схеме Й 5 -триггера, и входные шины с седьмойпо десятую, причем седьмые входывторого и третьего элементов И-ИЛИ-НЕ и первый вход четвертого элементаИ-И 11 И-НЕ соединены с седьмой входной шиной, восьмые входы второго итретьего элементов И-ИЛИ-НЕ соответственно - с восьмой и денятой вход-ными шинами, пятый вход первого эле-.мента И-ИЛИ-НЕ и второй вход четвертого элемента И-ИЛИ-НЕ подключенык десятой входной шине, третий и четвертый входы четвертого элементаИ-ИЛИ-НЕ соответственно к второй итретьей входным шинам, вход пятогоэлемента И-ИЛИ-НЕ соединен с выходом первого элемента И-ИЛИ-НЕ, выходы четвертого и пятого элементовИ-ИЛИ-НЕ подключены сОответственнок девятым и десятым входам второгои третьего элементов И-ИЛИ-НЕ. Источники информации,принятые во внимание при экспертизе1. Букреев И.Н. и др. Микроэлектронные схемы цифровых устройстн, М.,Советское радио, 1973, с. 182.2. Авторское свидетельство СССРР 661606, кл. С 11 С 11/00, 1976