Комбинационный сумматор
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 7/ 04 ОПИСАНИЕ ИЗОБРЕТЕНИЯ РСНОМУ С 8 ИДЕТЕЛ В Н раллельного суммироваых двоичных чисел. Цель сширение функциональза счет способности пользовано для па ,ниямногоразрядн изобретения - ра ных возможнЬстей Дудкин едставленныеминимальной и суммировать числа, пр х избыточных двоич оптим ельство СССР7/49, 1981.ьство СССР7/49, 1975,ьнои системах нии работоспо числения прибности с чисв коде "фибосохранлами,наччи" счис сист сумматор вт одноразрядлемента И, пять УММАТО(54) КОМБИНАЦИОННЬЯ (57) Изобретение отн лительной технике и аждом ныи сумм элементо сит ся к вычисможет быть исГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидеУ 981993, кл. С 06 РАвторское свидетеУ 570896, кл, С 06 Г за.ишиас едставленными традиционной омбинационный азряде содержи атор, четыре в ИЛИ, 2 ил.131Изобретение относится к вычислительной технике и может быть использовано для параллельного суммирования многоразрядных двоичных чисел.Цель изобретения - расширение функциональных возможностей за счет суммирования чисел, представленных в двоичной избыточной минимальной и оптимальной системах счисления, при сохранении суммирования чисел, представленных в коде Фибоначчи и традиционной двоичной системе счисленияНа фиг. 1 изображена функциональная схема комбинационного сумматора; на фиг, 2 - функциональная схема логического узлаКомбинационный сумматор содержит (фиг, 1) в каждом разряде одноразрядный сумматор 1, логический узел 2, вход 3 соответствующего разряда операнда, вход 4 соответствующего разряда второго операнда, выход 5 суммы соответствующего разряда, выход 6 переноса соответствующего разряда, вход 7 разрешения суммирования чисел, представленных в кодах Фибоначчи сумматора, вход 8 разрешения суммирования в минимальной и оптимальной системах счисления сумматора.Логический узел (фиг, 2) содержит входы 9 - 11 логического узла, входы 12 - 15 соответственно переноса из (К+1)-го, (К)-го, (К-З)-го, (К)- го разрядов, четыре элемента И 16 19, и пять элементов ИЛИ 20 - 24.Любое натуральное число А в двоичной минимальной системе счисления представляется н виде многочленаиА = , ж., у, (1) где о; е 0, 1О, при 10, 1(1) = 1, при 0 1 с (2)(1-2)+ (1-3), при) 1,Значение(+1) является мощностью и-разрядного минимального и (и+1)-разрядного кода Фибоначчи,Минимальная система счисления предполагает наличие не менее 4-х нулей после "1", (это вытекает из выражения (2, что определяет обнаружающие и корректирующие свойства информации, представленной в этой системе счисления,Предлагаемый способ сложения осно ван на соотношении с(1.)+ц)(1) =(1+1)+47(1-3)+ср(1-5),,Р(.) =Р(1-2)+У(1-3)+1, при . О,Особенностью представления в двоичной оптимальной системе счисления 45 является строго определенное число нулей между логическими единицами(6) 1 2 е 2,где 2 - количество нулей,В силу того что основную информационную нагрузку несут веса, (,9(.) используются для построения чисел, то операции сложения аналогичныминимальной системе счисления.Одноразрядный сумматор 1 предназначен для суммирования разрядов слагаемых и сигнала переноса, поступающих на его вход и выдачи значениясуммы данного разряда на выходную 0808 2Правило сложения следовательноимеет видО+О =:0;О+1 = 1;+О - :1+1 =: 1000101,Анализ выражения (3) позволяетпредположить, что операция сложениябудет протекать с появлением проме 10 жуточных сумм в ряде случаев,Учитывая, что в минимальной системе счисления минимальная формапредставления чисел предполагаетналичие после каждой единицы не ме-нее четырех нулей, видно, что сигналы переносов в (+ 1)-й (-3)-й разряды осуществляются беспрепятственно, возможное наличие единицы в(1-5)-м разряде приводит к необхо 20 димости появления промежуточных суммв ряде случаев,Следовательно, алгоритм сложениячисел, представленных в минимальнойсистеме счисления, имеет следующийвид1, Образование промежуточной суммы и сигнала переноса,2, Суммирование промежуточнойсуммы и сигнала переноса.30 3, Повторение пунктов 1 и 2 дотех пор, пока промежуточная сумма нестанет эквивалентна окончательной,о чем свидетельствует нулевой сигнал переноса,35 Представление чисел в двоичнойоптимальной системе счисления производится также в ниде многочлена,но для этой цели, кроме выражения10 переноса 00 0 0 1 0 1 0 01 10 0 В данном случае на выходной шине сигнал аналогичен предыдущему случаю. формирование сигналов на остальных выходах следующее,Сигналы переноса из (1-1)-го и (+2)"го разрядов поступают соответственно на третий и четвертый входы логического узла.Элемент И 17 учитывает одновременный приход единичных сигналов пе" реноса и подает его через элемент ИЛИ 23 на третий вход одноразрядного сумматора 1, предварительно учитывая сигнал с выхода элемента И 16.Элементы ИЛИ 22 и 23 Формируют сигнал на второй вход одноразрядного сумматора 1.Элементы И 17, ИЛИ 23 и 22 учи-тывают особенность формирования сигнала суммы и переноса в коде фибоначчи, заключающегося в том, что из сигналов переноса Формируется самостоятельный сигнал Я, участвующий в получении суммы, и сигнал переноса Р Значение сигналов Б Р В двоичной оптимальной и минимальной системах счисления процесс сложения осуществляется следующим обра -зом,На вход 8.устройства подаетсяединичный сигнал, на вход 7 - нулевойсигнал. Это приводит к тому, что элемент И 17 запирается, а элементы И 18и 19 открываются и участвуют в процессе Формирования сигнала на второйвход одноразрядного сумматора из сигналов переноса из (К)-го, (К+3)-го,(К+5)-го разрядов, Зависимость выходных сигналов от входных определена соотношением (9), Это определяети работу логического узла. Рассмотрим особенности алгоритма. сложения в двоичной минимальной и двоичной оптимальной системах счисления. Они обусловлены наличием сигналов в К-й разряд из старших и младшего разряда, Следовательно, из этих 20 25 30 40 45 50 сигналов могут быть выделены сигналысумм и сигналы переноса:Значение сигналовпереноса0000 0 1 00010Формула изобретенияКомбинационный сумматор, содержащий в каждом разряде одноразрядный сумматор, два элемента И и три элемента ИЛИ, причем вход К-го разряда первого операнда сумматора (К=1, п, где и - разрядность операндов) соединен с первыми входами первого элемента И данного разряда и первого элемента ИЛИ данного разряда, вход К-го разряда второго операнда сумматора соецинен с вторыми входами первого элемента И данного разряда и первого элемента ИЛИ данного разряда, выход первого элемента И К-го разряда соединен с первым входом второго элемента ИЛИ К-го разряда, второй вход которого соединен с выходом второго элемента И К-го разряда, пеовый вход которогосоединен с первым входом третьего элемента ИЛИ К-го разряда, второй вход которого соединен с вторым входом второго элемента И К- го разряда, выходы первого и второго элементов ИЛИ К-го разряда соединены соответственно с первым информационным входом и входом переноса одноразрядного сумматора К-го разряда, выход суммы и выход переноса которого соединены соответственно с выходом суммы и переноса К-го разряда сумматора, о т л и - ч а ю щ и й с я тем, что, с целью расширения Функциональных возможностей за счет суммирования чисел, представленных в двоичной избыточной минимальной и оптимальной системахсчисления, при сохранении суммирования чисел, представленных в коде фибоначчи и традиционной двоичной системе счисления, в каждый разряд сумматора введены два элемента ИЛИ и два элемента И, причем первый и второй входы третьего элемента ИЛИ7 13 К-го разряда соединены соответственно с выходами переноса одноразрядных сумматоров (К+1)-го и (К)-го разрядов, выход третьего элемента ИЛИ К-го разряда соединен с первым входом четвертого элемента ИЛИ К-го разряда, выход которого соединен с вторым информационным входом одноразрядного сумматора К-го разряда, первый вход второго элемента И К-го разряда соединен с первыми входами пятого элемента ИЛИ и третьего элемента И К-го разряда, второй вход которого соединен с входом разрешения суммирования в минимальной и оптимальной системах счисления сумматора и первым входом четвертого элемента И К-го разряда, второй вход которого соединен с выходом пятого элемента10808 8ИЛИ К-го разряда, второй вход которого соединен с выходом переноса одноразрядного сумматора (К)-го разряда и третьим входом третьего элемента И К-го разряда, выход которогосоединен с третьим входом второгоэлемента ИЛИ К-го разряда, третийвход пятого элемента ИЛИ К-го разряда соединен с выходом переноса одно разрядного сумматора (К)-го разряда и четвертым входом третьего элемента И К-го разряда, третий входвторого элемента И К-го разряда соединен с входом разрешения суммирования чисел, представленных в кодахФибоначчи сумматора, выход четвертого элемента И К-го разряда соединенс вторым входом четвертого элементаИЛИ К-го разряда,
СмотретьЗаявка
3983705, 03.12.1985
КРАСНОДАРСКОЕ ВЫСШЕЕ ВОЕННОЕ КОМАНДНО-ИНЖЕНЕРНОЕ УЧИЛИЩЕ РАКЕТНЫХ ВОЙСК
ТКАЧЕНКО АЛЕКСАНДР ВАСИЛЬЕВИЧ, ДУДКИН ВЛАДИСЛАВ ВАЛЕРЬЕВИЧ, ГРИБ ОЛЕГ ПЕТРОВИЧ
МПК / Метки
МПК: G06F 7/49
Метки: комбинационный, сумматор
Опубликовано: 15.05.1987
Код ссылки
<a href="https://patents.su/6-1310808-kombinacionnyjj-summator.html" target="_blank" rel="follow" title="База патентов СССР">Комбинационный сумматор</a>
Предыдущий патент: Устройство для моделирования графов
Следующий патент: Устройство для сложения чисел с переменным основанием системы счисления
Случайный патент: Способ регулирования давления пара судовых утилизационных котлов