Устройство для сложения чисел с переменным основанием системы счисления

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН А 1 3 К 23/00 Р 7/5 т г ПИСАНИЕ ИЭОБРЕТЕНИА ВТОРСНОМУ СВИДЕТЕЛЬСТВУ СЛОЖЕНИЯ ЧИСЕЛ СЕМ СИСТЕМЫ СЧИСОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(56) Авторское свидетельство СССРВ 1058069, кл. Н 03 К 23/00, 1982Авторское свидетельство СССРУ 1140249, кл. Н 03 К 23/00, 1983(54) УСТРОИСТВО ДЛЯПЕРЕМЕННЫМ ОСНОВАНИЛЕНИЯ(57) Изобретение относится к автоматике и вычислительной технике, Цельизобретения - расширение функциональных возможностей за счет возможностиизменения системы счисления, Устройство содеРжит сумматоры 1 и 3, регистры 4, коммутаторы 5, триггеры 6,мультиплексоры 2. Устройство позво"ляет реализовать накопитель с изменением модуля в широких пределах.1 ил.10809 45 до следующего переполнения. При этом 50 55 Изобретение относится к радиотех нике и может быть использовано в синтезаторах частот измерительной и приемо-передающей аппаратуры в качестве формирователя дискретной сетки частот или делителя с переменным коэффициентом деления,Цель изобретения - расширение функциональных возможностей за счет возможности изменения системы счисления,На чертеже изображена функциональная схема устройства для сложения чи"сел с переменным основанием системысчисления,Устройство для сложения чисел спеременным основанием системы счисления содержит сумматоры 1 - 1,и = 4 х, где =1,ш, ш - разрядностьоперандов, мультиплексоры 2-2,сумматоры 3 -3, регистры 4, -4 я, ком.мутаторы 5 -5, триггеры 6 -61, информационный вход 7 устройства, вход8 модуля устройства, вход 9 выборасистемы счисления, тактовый вход 10устройства, выход 11 результаты,входы 12 и 13 сумматора 1, информационные входы 14 и 15 мультиплексора,входы 16 и 17 сумматора 3, выход 18переноса, информационный вход 19 ре"гистра, тактовый вход 20 регистра,вход 21 коммутатора, выход 22 коммутатора, вход 23 коммутатора, вход 24переноса данного разряда и выход 25переноса данного разряда,Устройство работает следующим образом,В двоичной системе счисления навход 9 подается сигнал "0", коммутаторы 5 5 л пропускают навыходы 22, 221 сигнал, поступающий на их вторые входы с входа 23 триг-,гера 6, и блокируют сигналы, формируемые остальными триггерами 6,6 На входе 7 присутствуетв двоичном параллельном коде 4 п-разрядное входное число А, которое разбивается на п групп по 4 разряда иподается на соответствующие первыевходы 14, 14, мультиплексоров 2и вторые входы 13,. , 13 сумматоров 1, начиная с первой группы младших разрядов, На вход 8 подается впараллельном двоичном коде 4 п-разрядное число Р = 2 "- М, где М - значе 4 ьние модуля, Число Р также разбивается на п групп по 4 двоичных разрядаи поступает на первые входы 12,5 10 5 20 25 30 35 40 212 д первых сумматоров 1 в со=ответствии с номером группы. Результат сложения соответствующих 4-хразрядных групп чисел А и Р поступа-ет с выходов сумматоров 1на вторые входы 15, 15 д мультиплексоров 2,Первый тактовый импульс, поступающий на вход 10 устанавливает триггеры 6 6 л в,состояние "0", приэтом на управляющих входах мультиплексоров 2 также появляется "0" имультиплексоры пропускают на первыевходы 16,.., 16 сумматоров 3 соответствующие четырехраэрядные группы числа А. Сумматоры 3 и регистры 4образуют единый параллельный 4 п-разрядный двоичный накопитель с последовательным переносом, процесс приращения информации в котором на величину входного числа А происходитсинхронно с приходом тактовых импульсов на входы 20 регистров 4.При переполнении емкости памятина выходе 18сумматора 3 формируется импульс, который, постуая наБ вход триггера 6 переводит его всостояние "1", при этом все коммутаторы 5. 5пропускают сигнал науправляющие входы соответствующихмультиглексоров, которые одновременно переключаются на передачу суммычисел А+Р с выходов сумматоров 1 напервые входы сумматоров 3, С приходом следующего тактового импульсарегистры 4 записывают результатсуммирования накопителя с числомА+Р, триггер 61 переключается в состояние "0", мультиплексоры 2 вновьначинают пропускать на выходы информацию со своих первых входов, процесс заполнения емкости памяти устройства с постоянным приращением,равным числу А, восстанавливается средняя частота заполнения двоичногонакопителя равнат А (2 Р. тАМ где Г - частота следования тактовыхтимпульсов.В частном случае при Р = О значение модуля равно величине емкости 4 п-разрядного устройства с модулем4 В двоично-десятичной системе счисления на вход 9 подан сигнал "1", коммутаторы 5, 5, блокируют сиг3 1310 нал, формируемый на их вторых входах, и пропускают сигналы, поступающие на их первые входы с выходов 2323 соответствующего триггера 616 п, На вход 7 подаются в параллельном двоично-десятичном коде значения и-значного десятичного числа А, которые снимаются с шины 7 и подаются на соответствующий каскад устройства подекадно, т,е, по 4 дво ичных разряда. На вход 8 управления модулем в параллельном двоично-десятичном коде записывается п значений десятичного числа 6. Таким образом, на первый вход 14мультиплексора 2 15 поступает двоично-десятичиое значение первой (младшей) цифры входного десятичного числа А, а на второй вход 15, мультиплексора подается результат сложения этой цифры с чис лом 6. Вторая цифра десятичного числа А поступает на вход 14, а результат сложения с числом "6" приходит на входе 15 и так далее, Первый тактовый импульс, поступающий на вход 25 10, устанавливает триггеры 66в состояние "0" и мультиплексоры пропускают на первые входы 161,1 бп сумматоров 3 двоично-десятичные значения соответствующих цифр 30 числа А, Элементы 31 и 4 3 и 4,Зи 4 образуют четырехразрядные двоичные накопители с емкостью памяти 2 =16, Формируемые на выходах418 18 сумматоров 313 п. 35 сигналы переключают в моменты переполнения соответствующие триггеры в состояние "1", при этом и соответствующий мультиплексор 2 2 пе. реключается на передачу информации 40 с второго входа 1515. С приходом следующего после переполнения тактового импульса регистр 444 данного 4-разрядного накопитеЛя записывает результат этого суммирова ния, при этом данный триггер снова переключается в состояние "0", и управляемый им мультиплексор вновь начинает пропускать на выход информацию с первого входа. Процесс запол нения емкости с постоянным приращени ем восстанавливается и длится до следующего переполнения. Таким образом, на выходах каждого из 4-разрядных каскадов информация изменяет ся от 6 до 15, что эквивалентно работе каскадов десятичного накопителя в диапазоне от О до 9, Модуль уст 809 4ройства при работе в двоично-деся=тичной системе счисления равен О,т.е, определяется количеством используемых 4-разрядных каскадов, при этоммодуль каждого из каскадов равен 10,Предлагаемое устройство позволяетреализовать двоичный 4 п-разрядный .накопитель с изменением модуля в широких пределах от 1 до 2 " Формула изобретения Устройство для сложения чисел спеременным основанием системы счисления, содержащее в каждой тетрадепервь 1 й сумматор, регистр, мультиплексор, причем тактовый вход регистрасоединен с тактовым входом устройства, выходы регистра соединены с информационными входами первой группыпервого сумматора, выход суммы которого соединен с входом регистра,информационные входы второй группыпервого сумматора соединены соответственно с выходами мультиплексора,первый информационный вход которогосоединен с информационным входом соответствующей тетрады устройства,выход переноса первого сумматора дан.ной тетрады соединен с входом переноса первого сумматора следующей тетрады, о т л и ч а ю щ е е с я тем, что,с целью расширения функциональныхвоэможностей за счет возможности изменения системы счисления, оно содержит второй сумматор, коммутатор,триггер, причем тактовый вход устройства соединен с входом установкитриггера, единичный вход которогосоединен с выходом переноса первогосумматора, информационные входы первой группы второго сумматора соединены с соответствующими входами модуля устройства, информациочныевходы второй группы второго сумматора соединены соответственно с информационными входами соответствующейтетрады устройства, второй информационный вход мультиплексора соединенс выходом суммы второго сумматора,управляющий вход мультиплексора соединен с выходом коммутатора, первыйвход которого соединен с входомвыбора системы счисления устройства, второй вход коммутатора соединенс выходом триггера данной тетрады,выход триггера старшей тетрады соединен с третьими входами коммутаторов. всех тетрад,