Матричное устройство для умножения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) И 1) 740 Р 7/52 СУДАРСТВЕННЫЙ КОМИТЕТДЕЛАМ ИЗОБРЕТЕНИЙ И ОТК ПИСАНИЕ ИЗОБРЕТЕНИЯ ЕЛЬСТВ К АВТОРСКОМУ С юл. 9 40иотехнический ти СС 9. видетельство .С 06 Р 7/52, 19 детельство ССС 06 Р 7/52, 19 СТРОЙСТВО ДЛЯ УМНОйер ОО( 57) Изобретение относится к вычисительной технике и может использоаться в арифметических устройствах предназначенных для умножения двоич ных и двоично-десятичных (в коде 8-4-2-1) чисел. Целью изобретения является повышение быстродействия устройства. Устройство имеет конвеную структуру, содержит регистры множимого, множителя и результаматрицу умножения, пять рег ров задержки, четыре двоичных сумматора, два корректирующих сумматора,блок синхронизации. Для достиженияцели в устройство введены первый ивторой блоки адаптивной коррекции.Назначением первого блока адаптивнойкоррекции является преобразованиекода, поступающего на его вход суммыв код 8-4-2-1+6 (при десятичном умножении) или прямая передача кода(при двоичном умножении). Второйблок адаптивной коррекции в десятичном режиме осуществляет прямую передачу отдельных тетрад, увеличивает или уменьшает их значение на шесттаким образом, чтобы одно из слагаемых, поступающих на вход каждой тетрады сумматора, было представлено вкоде 8-4-2-1+6, а второе - в коде8-4-2-1. Работой отдельных тетрадблока коррекции управляют соответствующие тетрадные переносы с выходовтетрадных переносов сумматоров,5 з.п. ф-лы, 8 ил.12 б 7408 М оставитель Н. Маркеловаехред М.Ходанич Корректор А. Зимокосо Редак Петро Подписное 7 аказ 5775 ного к нии и отк 5, Раушск Проектная,роиэводственно-полиграфическое предприятие, г, Ужгород СЮИИО ВПАЯЯ д 7 ФОП 7 Тираж ВНИИПИ Государств по делам изобре 113035, Москва, Ж67408 12Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах, предназначенных для умножения двоичных и двоично-десятичных чисел, представленных кодом 8-4-2-1.Цель изобретения - повышение быстродействия устройства.На Фиг. 1 показана схема матричного устройства для умножения; на Фиг. 2 - коммутация выходов регистров сомножителей с элементами памяти матрицы умножения; на фиг. 3 и 4 - варианты выполнения первого блока адаптивной коррекции; на фиг. 5 и 6 - варианты реализации второго блока адаптивной коррекции; на фиг, 7 схема блока синхронизации; на Аиг 8 - временная диаграмма управляющих сигналов.Матричное устройство для умножения (Фиг. 1) содержит регистр 1 первого сомножителя, регистр 2 второго сомножителя, матрицу 3 узлов умножения, двоичные сумматоры 4 - 7 регистры 8 - 12 задержки, корректирующие сумматоры 13 и 14, регистр 15 результата, первый и второй блоки 16 и 17 адаптивной коррекции, блок 18 синхронизации, входы 19 и 20 раз. решения двоично-десятичного и двоичного умножения устройства, тактирующий выход 21 блока синхронизации, выход 22 управления сдвигом блока 18, входы 23 и 24 установки в "0" блоков 16 и 17, вход 25 установки в " 1" блока 17, установочный выход 26 блока 18, выход 27 .разрешения выдачи результата блока 18, выход 28 разрешения приема блока 18, вход 29 приема устройства, тактирующие входы 30 и 31 блоков 16 и 17.Матрица 3 умножения (Фиг2) идентична известной матрице умножения и состоит из четырех групп элементов 32 памяти (с общим количеством элементов 8 г ) и блоков элементов ИЛИ 33.На фиг. 3 приведен первый вариант схемной реализации. 1 -й тетрады блока. 16. Блок содеркит триггер 34, первый и второй элементы НЕ 35 и 36, элементы И 37-43, первый, второй и третий элементы ИЛИ 44-46, вхоц 47-го разряда тетрадных переносов блока 16, информационные входы 48-51 первого, второго, третьего и четвертого разрядов-й тетрады блока 16, выходы 52-55 четвертого, первого,5 10 5 20 25 30 35 40 45 50 55 второго и третьего разрядов суммы-й тетрады блока 16.На Фиг. 4 приведен второй вариантсхемной реализации-й тетрады блока 16. Блок содержит двоичный трехразрядный сумматор 56,На фиг. 5 приведен первый вариантсхемной реализации -й тетрады блока 17. Блок содержит первый и второй триггеры 57 и 58, первый и второй элементы НЕ 59 и 60, элементыИ 61-74, первый, второй и третийэлементы ИЛИ 75-7, входы 78 и 79 -хразрядов первого и второго тетрадныхпереносов, информационные входы 80-83первого, второго, третьего и четвертого разрядов-й тетрады блока 17, выходы 84-87 четвертого, первого, второго итретьего разрядов суммы 3 -й тетрадыблока 17, прямой и инверсный выходы88 и 89-го разряда тетрадного переноса блока 17.На Фиг, б приведен второй вариантсхемной реализации -й тетрады блока 17. Блок содержит двоичный трехразрядный сумматор 90, первый и второй элементы И 91 и 92.В состав блока 18 синхронизации(Фиг. 7) входят регистр 93 тактов,счетчик 94 импульсов, генератор 95импульсов, блок 96 сравнения, второйи первый триггеры 97 и 98, элементНЕ 99, элементы И 100-103, элементы104-106 задержки и дешифратор 107.Работу блока управления поясняетвременная диаграмма, представленнаяна фиг. 8. Временная диаграмма изображена для случая, когда и= 8.В исходном состоянии в регистр 93изанесено значение ( - -1), счетчик94 импульсов и триггер 97 обнулены,триггер 98 установлен в "1". Работаустройства начинается по приходувнешнего сигнала на вход 29 приема,По его переднему Фронту триггер 98сбрасывается. По заднему фронту данного сигнала в регистры 1 и 2 принимаются сомножители, а триггер 97устанавливается в "1"Назначением первого блока 16 адаптивной коррекции (Фиг. 3 и 4) является преобразование кода, поступающего на его информационный вход, вкод 8-4-2-1+6 (при десятичном умножении) или прямая передача кода (придвоичном умножении). Работой отдельных тетрад блока 16 управляют соответствующие тетрадные переносы с вы3 1 хода тетрадных переносов сумматора 5, вход 20 устройства. Каждая тетрада блока 16 функционирует в соответствии с выражением: х, если ДП, = 0;У (1)х+б,если Д 11; = 1,где у - значение на выходе сумм 1 -йтетрады блока 16;.х - значение на входе сумм-йтетрады блока 16;П - значение переноса из -йтетрады, поступившее в предыдущем такте работы навход тетрадного переносаблока 16 и зафиксированноев нем;Д - значение сигнала на входе19 разрешения двоично-десятичного умножения.При Д = 1 на входе 19 присутствуетединичный уровень, на входе 20 - нулевой. Выполняется двоично-десятичное умножение. В противном случаевыполняется двоичное умножецие.Второй блок 17 адаптивной коррекции в десятичном режиме осуществляетпрямую передачу отдельных тетрадсодержимого регистра 15, увеличиваетили уменьшает их значение на шестьтаким образом, чтобы одно из слагае-,мых, поступающих на вход каждой тетрады сумматора 7, было представленов коде 8-4-2-1+6, а второе - в коде8-4-2-1. Работой отдельных тетрадблока 17 управляют соответствующиететрадные переносы с выходов тетрадных переносов сумматоров 6 и 7,вход 20 устройства. Каждая тетрадаблока 17 функционирует в соответствии с выражением:х, если Д+ (П; +П , ) =1;т: х +6, если Д П; П,= 1; ( х -6, если Д П,П;= 1, значение на выходе сумм-й тетрады блока 17;значение на информационном входе 3-й тетрады блока 17; значения переноса из 1-й тетрады, поступившие в предыдущем такте работы соответственно на первый и второй входы тетрадного переноса блока 17 и зафиксированное где 2 -в нем. Устройство работает в десятичномили двоичном режиме.267408 25 30 го на следующую пару тетрад множителя.На втором такте содержимое регистров 8 и 9 поступает соответственно на.на входы сумматоров 4 и 5, в которыхвыполняется сложение отдельных тетрад переносов и остатков в соответствии с их весами. При этом на один извходов данных сумматоров в десятичном режиме тетрады поступают в кодес избытком "шесть (8-4-2-1+6), в котором они хранятся в матрице Э.Результат с выхода сумматора 4проходит через корректирующий сумматор 13, где преобразуется в код 45 8-4-2-1 путем вычитания кода 0110(прибавления 1010) в тех тетрадах,где при двоичном сложении отсутствовал тетрадный перенос. По второсму тактовому импульсу ТИ, появляю 50 10 15 20 Перемножение каждой пары сомножителей начинается по приходу сигнала на вход блока 29 блока 18. По данному сигналу независимо от режима работы (двоичный или десятичный) мйожитель устанавливается в регистре 1, множимое - в регистре 2. На первом такте в матрице 3 выполняется умноже" ние содержимого регистра 2 на содержимое двух младших тетрад регистра 1. Промежуточные результаты перемножения тетрад сомножителей по первому тактовому импульсу (ТИ), формируемому на выходе 21 блока 18, запоминаются в регистрах 8 и 9, причем в одном иэ данных регистров запоминаются все старшие тетрады (переносы) тетрадных произведений, поступающие на соответствующий выход матрицы 3, а в другом - все младшие тетрады (остатки) тетрадных произведений с второго выхода матрицы 3 (фиг. 1 и 2)Одновременно с этим по сигналу на выходе 22 блока 18 в регистре выполняется сдвиг множителя на две тетрады (байт) в сторону младших разрядов. В освободившиеся тетрады при этом заносятся "О", Таким образом,на следующем такте в первом каскаде будет выполняться умножение множимощемуся на выходе 21 блока 18, скорректированный результат запоминаетсяв регистре 1 О. Одновременно результатсформированный сумматором 5, запоминается в регистре 11 (без коррекции), При этом в первом блоке 16 адаптивной коррекции по сигналу на входе 301267408 45 50 55 5запоминаются переносы с выхода. тетрадных переносов сумматора 5.По второму ТИ результат умножения множимого на две следующих тетрады множителя запоминается в выходных регистрах 8 и 9 первого каскада, а множитель по сигналу жа выходе 22 блока 18 сдвигается на байт в регистре 1.На третьем такте блок 16 в соответствии с выражением (1) обеспечивает преобразование кода, хранящегося в регистре 11, в код 8-4-2-1+6 Таким образом, в сумматоре 6 выполняется двоичное сложение операндоя, один из которых представлен кодом 8-4-2-1 (с выхода регистра 10) другой - кодом 8-4-2-1+6 (с выхода блока 16). Результат с выхода сумм сумматора 6, представляющий собой не- скорректированное частичное произведение мяожимого на две текущих цифры (8 бит) множителя, по третьему ТИ с выхода 21 бпока 18 управления запоминается в регистре 12, тетрадные переносы Фиксируются в блоке 1.Если в третьем каскаде обрабатывается младшая пара тетрад множителя, то параллельно с ТИ блок 18 формирует сигнал на выходе 26, сбрасывающий в "0" регистр 15 и устанавливающий единицы (1111) по первому входу тетрадных переносов блока 17.Одновременно на третьем такте во втором каскаде обрабатывается вторая пара тетрад множителя, в первом каскаде - третья пара тетрад множителя, а множитель в регистре 1 по сигналу с выхода 22 блока 18 сдвигается на байт. На четвертом такте в сумматоре 7выполняется двоичное сложение очередного частичного произведения с выхода регистра 12 с суммой предыдущихчастичных произведений, хранящейсяв регистре 15. При этом содержимоерегистра 15 со сдвигом на две тетрады в сторону младших разрядов (чтодостигается за счет соответствующейкоммутации выхода регистра 15 и входа блока 17) проходят через блок 17,в котором корректируется в соответствии с выражением (2) таким образом,чтобы соответствующие тетрады двухслагаемых, поступающих на вход сумматора 7, бь 1 ли представлены: одна -в коде 8-4-2"1, другая - в коде 8-.4-2-1+6,5 10 15 20 25 30 35 40 бРезультат сложения в сумматоре 7 по четвертому ТИ с выхода 21 блока 18 запоминается в регистре 15, межтетрадные переносы со сдвигом на два разряда в сторону младших разрядов - во втором блоке 17 адаптивной коррекции (двум старшим межтетрадным переносам здесь присваивается единичное значение). Одновременно в третьем каскаде обрабатывается втораяпара тетрад, во втором - третья пара тетрад, в первом - четвертая пара тетрад множителя, а содержимое регистра 1 сдвигается на байт.Описанные действия в каждом каскаде повторяются до тех пор, пока не будет обработан весь множитель.В начале предпоследнего (/2-го) такта цикла обрабо; ки очередной пары сомножителей на выходе 28 блока 18 Формируется сигнал свидетельствующий о готовности устройства к принятию следующей пары сомножителей.На каждом такте содержимое регистра 15 проходит через корректирующий сумматор 14, приводящий результат в код 8-4-2-1 путем вычитания кода 0110 (прибавления 1010) или прямой передачи его отдельных тетрад. Работой тетрад сумматора 14 управляют значения тетрадных переносов, сформированных при двоичном сложении в сумматоре 7 и зафиксированных в блоке 17. На каждом промежуточном такте обработки две младшие цифры с выхода сумматора 14 воспринимаются как байт результата, в заключительном такте все цифры с выхода сумматора 14 являются произведением сомножителей, Для указания этого на (1/2+4)-м такте обработки очередных сомножителей формируется сигнал на выходе 2 7 блока 18,Формула из обретения 1. Матричное устройство для умножения, содержащее регистры первого и второго сомножителей, матрицу узлов умножения, четыре двоичных сумматора, два корректирующих сумматора регистр результата, пять регистров задержки, причем выходы регистров первого и второго сомножителей соединены с соответствующими входами матрицы узлов умножения, выходы первой и второй групп которой соединены соответственно с информационными входами первого и второго регистров задержки, выходы которых соединены267408 8 15 блоков адаптивной коррекции, выход уп 20 25 30 35 40 45 5055 7 1 соответственно с входами первого и второго двоичных сумматоров, выход первого двоичного сумматора соединен с входом первого корректирующего сумматора, выход которого соединен с информационным входом третьего регистра задержки, выход которого соединен с первым информационным входом третьего двоичного сумматора, выход суммы второго двоичного сумматора соединен с информационным входом четвертого регистра задержки, выход пятого регистра задержки соединен, с первым информационным входом четвертого двоичного сумматора, вход задания режима двоично-десятичного умножения матрицы узлов умножения является входом разрешения двоичнодесятичного умножения устройства, вход задания режима двоичного умножения матрицы узлов умножения является входом разрешения двоичного умножения устройства и соединен с входами синхронизации первого и второго корректирующих сумматоров, о т л и - ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в неговведены первый и второй блоки адаптивной коррекции, содержащие (о - 1) и(+1) тетрад соответственно, где И - разрядность сомножителей, и блок синхронизации, причем входы установки в "О" первого и второго блоков адаптивной коррекции соединены с входом синхронизации второго корректирующего сумматора, информационный вход которого соединен с выходом регистра результата, выход старших 6 тетрад которого соединен с информационньм входом второго блока адаптивной коррекции, выход суммы которого соединен с вторым информационным входом четвертого двоичного сумматора, выходы суммы и тетрадных переносов которого соединены соответственно с информационным входом регистра результата и с первым входом тетрадных переносов второго блока адаптивной коррекции, второй вход тетрадных переносов которого соединен с выходом тетрадных переносов третьего двоичного сумматора, вйход суммы которого соединен с информационным входом пятого регистра задержки, выход тетрадных переносов второго двоичного сумматора соединен с входом тетрадных переносов первого блока адаптивной коррекции, информационный вход которого соединен с выходом четвертого регистра задержки, выход первого блока адаптивной коррекции соединен с вторым информационным входомтретьего двоичного сумматора, выходтетрадных переносов второго блокаадаптивной коррекции соединен с входом тетрадных переносов второго корректирующего сумматора, тактирующий.выход блока синхронизации соединен стактирующими входами первого, второго, третьего, четвертого и пятогорегистров задержки, с тактирующимвходом регистра результата и тактирующими входами первого и второго равления сдвигом блока синхронизациисоединен с входом разрешения сдвигарегистра множителя, вход разрешениядвоично-десятичного умножения устройства соединен с входом режима блока синхронизации, установочный выход которого соединен с входом установки в "1" второго блока адаптивной коррекции и входом установки в "С" регистра результата, вход приема устройства является входом приема блока синхронизации.2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок синхронизации устройства содержит регистр тактов, счетчик импульсов, генератор импульсов, блок сравнения, два триггера, элемент НЕ, четыре элемента И, три элемента задержки и дешифратор, причем группа выходов регистра тактов соединена с первой . группой входов блока сравнения, вторая группа входов которого соединена с группой выходов счетчика импульсов и группой входов дешифратора, выход которого соединен с первым входом, первого элемента И, выход которого соединен с входом первого элемента задержки, выход которого является установочным выходом блока, вход приема блока является входом элемента НЕ и соединен с входами установки в "О" и в "1" соответственно первого и второго триггеров, выход блока сравне" ния соединен с входом установки вф "1" первого триггера и входом второгоэлемента задержки, выход которого является выходом разрешения, выдачи результата, выходы первого и второго триггеров соединены с первыми входами соответственно второго и третье- " го элементов И, выход генератора импульсов соединен с первым входом четвертого и вторыми входами первого,45 9 12674 второго и третьего элементов И и является тактирующим выходом блока, выход первого триггера является выходом разрешения приема блока, выход второго элемента И соединен с входом третьего элемента задержки, выход которого соединен с входами установки в"О второго триггера и счетчика импульсов, выход третьего элемента Исоединен с входом запуска счетчикаимпульсов, вход режима блока соединен с третьим входом первого элемента И, выход элемента НЕ соединен свторым входом четвертого элемента И,выход которого является выходом управления сдвигом блока,3. Устройство по и. 1, о т л и -ч а ю щ е е с я тем, что-я тетрада первого блока адаптивной коррекции содержит триггер, два элемента НЕ, семь элементов И, три элемента ИЛИ, причем информационный вход триггера является входом 5-го разрядатетрадных переносов блока, тактирующийвход триггера является тактирующимвходом блока, вход установки в "0"триггера является входом установкив "О" блока, прямой выход триггерасоединен с первыми входами первого,второго, третьего и четвертого элементов И, инверсный выход триггерасоединен с первыми входами пятогои шестого элементов И, первый входпервого элемента ИЛИ является информационным входом первого разряда 1-йтетрады блока, информационные входывторого и третьего разрядов 3-й тетрады являются входами первого и второго элементов НЕ соответственно,вход первого элемента НЕ соединенс вторыми входами первого и пятого элементов И и с первым входом седьмого элемента И, вход второго элемента НЕ соединен с вторыми входами второго, шестого и седьмого элементов И, выход второго элемента НЕ соединен с вторыми входами третьего и четвертого элементов И, выход первого элемента НЕ соединен с третьим входом третьего элемента И, выходы пер 5 Р вого и второго элементов И соединены с вторым и третьим входами первого элемента ИЛИ соответственно, выходы третьего, пятого и седьмого элементов И соединены соответственно с первым, вторым и третьим входами соот 55 ветственно второго элемента ИЛИ., выходы четвертого и шестого элементов И соединены с первым и вторым входами 08 10третьего элемента ИЛИ, выходы первого второго и третьего элементов ИЛИявляются выходами первого, второго и третьего разрядов суммы -й тетрады блока,1информационный вход четвертого разряда суммы 3 -й тетрады блока являетсявыходом четвертого разряда суммы 1-йтетрады блока,4, Устройство по н. 1, о т л и ч а ю щ е е с я тем, что 1-я тетрада первого блока адаптивной коррекции содержит триггер и двоичный трехразрядный сумматор, причем информационный вход триг. ера является входом -го разряда тетрадных переносов блока, тактирующий вход блока является тактирующим входом триггера, вход установки и "0" которого является входом установки в "О" блока, информационные входы первого, второго и третьего оазрядов -й тетрады блока являются первыми входами двоичного трехразрядного сумматора, выход триггера соединен с вторыми входами второго и третьего разрядов двоичного трехразрядного сумматора, выходы которого являются выходами первого, второго и третьего разрядов суммы 3-й тетрады блока, информационный вход четвертого разряда 1-й тетрады блока является выходом четвертого разряда сумы 3-и тетрады блока.5, Устрои тво по п. 1, о т л ич а ю щ е е с я тем, что 1-я тетрада,второго блока адаптивной коррекции содержит два триггера, два элемента НЕ, четырнадцать элементов И и три элемента ИЛИ, причем тактирующий вход блока является тактирующим входом первого триггера и соединен с тактирующим входом зторого триггера, входы -х разрядов первого и второго тетрадных перено"ов являются информационными входами соответственно первого и второго триггеров, вход установки в " 1" блока является входом установки в "1" первого триггера, вход установки в О" которого соединен с входом установки в "1" второго триггера и является входом установки в ноль блока, первый вход первого элемента И соединен с первыми входами первого, второго, третьего и четвертого элемент ов И и является информационным входом первого разряда 1-й тетрады блока, информационные входы второго и третьего разрядов з-й4 С 8 12 20 11 1267 тетрады блока являются входами соответственно первого и второго элементов НЕ, информационный вход четвертого разряда -й тетрады блока является выходом четвертого разряда сум 5 мы 3-й тетрады блока, прямой выход первого триггера соединен с первыми входами пятого, шестого, седьмого, восьмого, девятого и десятого элементов И, с вторым входом второго элемента И соответственно и является прямым выходом 1 -го разряда тетрадных переносов блока, инверсный выход первого триггера. соединен с первыми входами одиннадцатого,двенадцатого и тринадцатого элементов И и является инверсным выходом 3-го разряда тетрадных переносов блока, прямбй выход второго триггера соединен с вторыми входами первого, пятого, шестого, восьмого, десятого, одиннадцатого и двенадцатого элементов И, инверсный выход второго триггера соединен с первым входом четырнадцатого и вторыми входами четвертого, 25 девятого и тринадцатого элементов И, вход первого элемента НЕ соединен с вторыми входами третьего, седьмого и четырнадцатого и с третьими входами шестого и одиннадцатого элементов И, вход второго элемента НЕ соединен с третьими входами третьего, четвертого, пятого, седьмого, девятого и двенадцатого элементов И, выход первого элемента НЕ соединен с третьим входом восьмого и четвертым входом четвертого элементов И, выход второго элемента НЕ соединен с третьими входами десятого, тринадцатого и четырнадцатого элементов И и чет вертым входом восьмого элемента И, выходы первого, второго, третьего, пятого и шестого элементов И соединены соответственно с первым, вторым, третьим, четвертым и пятым вхо 4 дами первого элемента ИЛИ, выходы г четвертого, седьмого, восьмого, одиннадцатого и четырнадцатого элементов И соединены соответственно с первым, вторым, третьим, четвертым и пятым50. входами второго элемента ИЛИ, выходы девятого, десятого, двенадцатого и тринадцатого элементов И соединены соответственно с первым, вторым, третьим и четвертым входами третьего элемента ИЛИ, выходы первого, второго и третьего элементов ИЛИ являются соответственно выходами первого, второго и третьего разрядов суммы 1-й тетрады блока.6. Устройство по п. 1, о т л и - чающее ся тем, что з-я тетрада второго блока адаптивной коррекции содержит два триггера, трехразрядный двоичный сумматор и два элемента И, причем тактирующий вход блока является тактирующим входом первого триггера и соединен с тактирующим входом второго триггера, 3 -е разряды первого и второго входов тетрадных переносов являются информационными входами соответственно первого и второго триггеров, вход установки в " 1" первого триггера является входом установки в "1" блока, вход установки в "О" блока является входом установки вО" первого триггера и соединен с входом установки в "1" второго триггера, информационные входы первого, второго и третьего разрядов-й тетрады блока являются первыми входами двоичного трехраэрядного сумматора, инверсный и прямой выходы первого триггера соединены с первыми входами первого и второго элементов И и являются соответственно инверсным и прямым выходами-го разряда .тетрадных переносов блока, прямой и инверсный выходы второго триггера соединень 1 соответственно с вторыми входами второго и первого элементов И, выход первого элемента И соединен с вторыми входами первого и третьего разрядов двоичного сумматора, второй вход второго разряда которого соединен с входом переноса двоичного сумматора и с выходом второго элемента И, выходы ; первого, второго и третьего разрядов двоичного сумматора являются выходами первого, второго и третьего разрядов суммы-й тетрады блока, информационный вход четвертого разряда-й тетрады блока является выходом четвертого разряда суммы-й тетрады блока.