Преобразователь двоичного кода в двоично-десятичный и обратно

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ев ство С1974.во ССС1977 свидетел 6 Р 5/02, видетельс б Р 5/02,УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(71) Воронежский технологический институт(54)(57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОЛА В ДВОИЧНО-ДЕСЯТИЧНЫЙ И ОБРАТНО, содержащий регистр двоичного кода, регистр двоично-десятичного кода, сумматор, блок хранения эквивалентов, выход которого соединен с первым информационным входом сумматора, генератор импульсов, первый и второй элементы И, элемент ИЛИ, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены первый и второй многоразрядные коммутаторы, первый, второй и третий одноразрядные коммутаторы, счетчик, дешифратор, триггер и элемент И-НЕ, причем сумматор и блок хранения эквивалентов выполнены двоичными, выходы счетчика соединены с разрядными входами дешифратора и блока хранения эквивалентов, выходы дешифратора соединены с первой группой информационных входов регистра двоично-десятичного кода, выходы которого соединены с входами элемента И-НЕ и с первой группой информационных входов первого многоразрядного коммутатора, вторая группа информацион 801086424 ных входов которого является первои группой информационных входов преобразователя, управляющий. вход которого соединен с первыми управляющими входами первого и второго одноразрядных коммутаторов, первым входомфэлемента ИЛИ и запрещающим входом дешифратора, выход переноса сумматора соединен с управляющим входом дешифратора и информационным входом первого одноразрядного коммутатора, второй управляющий вход которого соединен с выходом старшего разряда регистра двоично-десятичного кода, вторая группа информационных входов которого соединена с выходами первого многоразрядного коммутатора, управляющий вход которого соединен с выходом триггера, подклкченного к ,управляющему входу второго многоразрядного коммутатора и первому управляющему входу третьего одноразрядного коммутатора, второй управляющий .уход которого является входом начальной установки преобразовате ля и соединен с входами сброса триггера, счетчика, регистров двоичного и двоично-десятичного кодов, выходы которых являются соответственно первой и второй группами информационных выходов преобразователя, вторая группа информационных входов которого соединена с первыми информационными входами второго многоразрядного коммутатора, вторые информационные входы которого соединены с выходами сумматора, а выходы соединены с информационными входами регистра двоичного кода, вход записи которого соединен с выходом первого элемента И, первый и второй входы которого соответствен1086424 1 О 20 25 30 35 но соединены с выходами первого итретьего одноразрядных коммутаторов,информационный вход третьего одноразрядного коммутатора соединен с выходом генератора импульсов, подключенного к счетному входу счетчика,вход генератора импульсов соединенс выходом второго одноразрядного коммутатора, соединенного с установочнымвходом. триггера, и является выходомокончания преобразования преобразователя, выход элемента И-НЕ соединен Изобретение относится к области цифровой вычислительной техники и может быть использовано в специалиЪ зированных устройствах и вычислительных машинах.Известен преобразователь двоичного кода в двоично-десятичный и обратно, содержащий регистр двоичного числа, регистр двоично-десятичного числа, формирователь эквивалентов,переключатель эквивалентов, одноразрядный сумматор и блок управления 13Недостаток данного преобразователя состоит в низком быстродействии, что является следствием последовательной обработки значений разрядов.Наиболее близким к предлагаемому по технической сущности и схемному решению является преобразователь двоичного кода в двоично-десятичный и двоично-десятичного кода в двоичный, содержащий регистр двоичного числа, блок двоично-десятичных эквивалентов, двоично-десятичный сумматор регистр двоично-десятичных чисел,распределитель импульсов, схему сравнения, генератор импульсов, первыйи второй элементы И, элемент ИЛИ,элемент НЕ, первую, вторую, третью ичетвертую группы элементов И, при 4 ем выходы распределителя импульсов подключены к входам первой и второйгрупп элементов И, к вторым входамкоторых присоединены выходы разрядов двоичного регистра, выходы элементов И первой и второй групп подключенык входам блока двоично-десятичных эквивалентов, выходы которого подклю чены к входам двоично-десятичного с вторым управляющим входом второгоодноразрядного коммутатора, информационный вход которого соединен с выходом второго элемента И, входы которого соединены с выходами регистрадвоичного кода, вход записи регистрадвоично-десятичного кода соединенс выходом элемента ИЛИ, второй входкоторого соединен с выходом третьегоодноразрядного коммутатора, выход регистра двоичного кода подключен к второмуинформационному входу сумматора. сумматора, выходы которого соединеныс. входами регистра двоично-десятичныхчисел Г 2 3.Недостаток этого преобразователясостоит в относительно низкой средней скорости преобразования в режимепреобра-ования двоичного кода в двоично-десятичный, связанной с последовательным опросом всех разрядов двоичного числа,Целью изобретения является повышение быстродействия преобразователя.Поставленная цель достигаетсятем, что в преобразователь двоичногокода в двоично-десятичный и обратно,содержащий регистр, двоичного кода,регистр двоично-десятичного кода,сумматор, блок хранения эквивалентов,выход которого соедийен с первым информационным входом сумматора, генератор импульсов, первый и второйэлементы И, элемент ИЛИ, введеныпервый и второй многоразрядные -коммутаторы, первый, второй и третийодноразрядные коммутаторы, счетчик,дешифратор, триггер и элемент И-НЕ,причем сумматор и блок храненияэквивалентов выполнены двоичными,выходы счетчика соединены с разрядными входами дешифратора и блока хранения эквивалентов, выходы дешифратора соединены с первой группой информационных входов регистра двоично-десятичного кода, выходы которого соединены с входами элементаИ-НЕ и с первой группой информационных входов первого многоразрядногокоммутатора, .вторая группа информационных входов которого является3 1086424 первой группой информационных входовпреобразователя, управляющий входкоторого соединен с первыми управляющими входами первого и второгоодноразрядных коммутаторов, первым 5входом элемента ИЛИ и запрещающимвходом дешифратора, выход переносасумматора соединен с управляющимвходом дешифратора и информационнымвходом первого одноразрядного комрегистра двоична-десятичного кода соединен с выходом элемента ИЛИ, вто" рой вход которого соединен с выходом третьего одноразрядного коммутатора, выход регистра двоичного кода подключен к второму информационному входу сумматора.На чертеже приведена структурная схема предлагаемого преобразователя.Преобразователь содержиТ многоинформационный вход третьего одновысокий потенциал. На информационразрядного коммутатора соединен с ,; ный вход 18 преобразователя подаетвыходом генератора импульсов, подклю 45 ся двоичный код. Строб, приходящийченного к счетному входу счетчика, .по входу 24 преобразователя, переднимвход генератора импульсов соединен Фронтом производит установку регистс выходом второго одноразрядного ком- ров 5 и 16 и счетчика 13 в нулевоемутатора, соединенного с установоч- состояние. Задним фронтом стробовоным входом триггера, и является . 50 го сигнала двоичный код, подаваемыйвыходом окончания преобразованияпо входу 18 преобразователя, заиопреобразователя, выход элемента И-НЕ сится в регистр двоичного кода 5,соединен с вторым управляющим входом триггер 3 переводится .в единичноевторого одноразрядного коммутатора, состояние, обеспечивая проход сигинформационный вход которого соеди налов стробирования с генераторанен с выходом второго элемента И, 12 через одноразрядный коммутаторвходы которого соединены с выходами 9 и элемент И 4 на регистр 5 двоичрегистра двоичного кода, вход записи ного кода, а также пересылку резульмутатора, второй управляющий вход разрядные коммутаторы 1 и 2, триггер которого соединен с выходом старшего 3, элемент И 4, регистр 5 двоичного Разряда регистра двоично-десятичного кода, двоичный блок 6 хранения кода, вторая группа информационных эквивалентов, двоичный сумматор 7, входов которого соединена с выходами 15 одноразрядные коммутаторы 8-10, первого многоразрядного коммутатора, элемент И 11, генератор 12 импульсов, управляющий вход которого соединен счетчик 13, элемент ИЛИ 14, элемент с выходом триггера, подключенного И-НЕ 15, регистр 16 двоично-десятичк управляющему входу второго много- ного кода, дешифратор 17. разрядного коммутатора и первому уп 20Коммутатор 1 предназначен для перавляющему входу третьего одноразряд- Редачи в регистр 5 инвертированногс ного коммутатора, второй управляющий двоичного кода с информационного вход которого является входом началь- входа 18 преобразователя или прямого ной установки преобразователя и сое- кода с выхода сумматора 7.ф 25динен с входами сброса триггера, Коммутатор 2 осуществляет передачу счетчика, регистров двоичного и двоич кода с информационного входа 19 прено-десятичного кодов, выходы которых образователя или с выходов регистраявляются соответственно первой и 16 двоично-десятичного кода. Выходы второй группами информационных выхо- регистров 5 и 16 являются первой 20 дов преобразователя, вторая группа З 0 и второй 21 группами выходов преобинформационных входов которого соеди- Разователя, выход 22 которого являетнена с первыми информационными входа- ся выходом конца преобразования, ми второго многоразрядного коммута- Управляющий вход 23 задает выбор затора, вторые информационные входы кона преобразования, а вход начальной которого соединены с выходами сумма Установки 24 осуществляет подготовку тора, а выходы соединены с информа- . преобразователя к работе. ционными входами регистра двоичного Предлагаемый преобразователь ракода, вход записи которого соединен ботает следующим образом. с выходом первого элемента И, первый В режиме преобразования двоичного и.второй входы которого соответственчисла в двоично-десятичное на управ-, но соединены с выходами первого и ляющем входе 23 преобразователя до третьего одноразрядных коммутаторов, подачи кода числа устанавливается5 10864тата вычитания с выхода сумматора7 через коммутатор 1 на вход регистра 5, Высокий потенциал на управляющем входе 23 разрешает проход сигнала с выхода разряда переноса сумка 5тора 7 через коммутатор 8 на входэлемента И 4, который формируетсигнал занесения информации в регистр5 по результату вычитания. ВторойкОммутатор 1 О высоким потенциалом 10на управляющем входе устанавливаетсяна пропуск сигнала с элемента И 11на вход генератора 12 импульсов, иэтот же потенциал на управляющемвходе 23 разрешает работу дешифратора 17.Предлагаемый преобразователь позволяет использовать одни и те жекоды двоичных эквивалентов в обоихрежимах преобразования, поэтомудвоичный код, проходя через коммутатор 1, инвертируется. После занесения двоичного кода в регистр 5 включается генератор 12 импульсов. Счетчик 13 формирует первый адрес выборки двоичного эквивалента из блока, 6 хранения эквивалентов. Двоичныйэквивалент из блока 6 подается попервому информационному входу сумматора 7, по второму информационномувходу которого подается инвертированный код преобразуемого двоичного числа с выхода регистра 5. В сумматоре7 происходит вычитание двоичного эквивалента из кода преобразуемого числа, и если вычитание имеет отрицательный результат, о чем говорит.высокий потенциал на выходе переносасумматора, то двоичный код преобразуемого числа остается в регистре 5без изменения, так как прохождение40,стробового сигнала на вход регистра5 через элемент И 4 запрещего нулевым потенциалом с выхода одноразрядного коммутатора 8,Соответствующее значение разряда45регистра 16 также остается нулевым,так как высокий потенциал на выходепереноса сумматора 7 запрещает формирование импульса низкого потенциаладешифратора 17. Счетчик 13 формируетследующий адрес выборки двоичногоэквивалента из блока 6, Если вычитание вновь имеет отрицательный результат, то процесс повторяется. В блоке6 хранения эквивалентов хранятсядвоичные коды чисел 1,2,4,8, 10,20,40 э 80 э 100 э 200 е 400 ф 800 э 1000 э 200014000, 8000 и т.д. Количество хранимых 24 бдвоичных чисел определяется разрядностью преобразуемых двоичных чисел. Вычитание двоичных эквивалентов из кода преобразуемого числа начинается с большего двоичного эквивалента, т.е. по первому адресу блока 6 хранится больший двоичный эквивалент. В случае успешного вычитания двоичного эквивалента из кода преобразуемого числа на выходе разряда переноса двоичного сумматора 7 устанавливается нулевой потенциал, который, поступая на дешифратор 17, разрешает формирование сигнала установки в единичное состояние соответствующего разряда регистра 16. Номер разряда заносимой единицы определяется счетчиком 13, Нулевой потенциал с выхода переноса сумматора 7, проходя через коммутатор 8 на вход элемента И 4, инвертируется и разрешает проход стробового сигнала занесения на вход регистра 5. Результат вычитания с выхода сумматора 7 через коммутатор 1 заносится в регистр 5. Процесс вычисления повторяется, но с двоичными эквивалентами сравнивается уже результат вычитания, полученный в предыдущем цикле вычисления. Преобразование продолжается до тех пор, пока элемент И 11 не зафиксирует нулевой результат в регистре 5. В этом случае элементом И 11 и коммутатором 10 формируется сигнал выключения генератора 12,останавливающий формирование импульсов на выходеэлемента И 4. Этим же сигналом осуществляется перевод триггера 3 внулевое состояние, обеспечивающеепропуск в устройство нового кода дляпреобразования и строба его занесения, Готовность устройства к приемунового кода подтверждается низкимпотенциалом, устанавливающимся навыходе 22 устройства.После выключения генератора сигналом с выхода элемента И 11 в регистре 16 содержится двоично-десятичныйэквивалент преобразуемого двоичногочисла.В режиме преобразования двоичнодесятичного числа в двоичное на управляющий вход 23 преобразователяподается нулевой потенциал, которыйзапрещает работу дешифратора 17, разрешает проход сигнала через коммутатор 8 со старшего разряда регистра16 на вход элемента И 4, переводитвторой коммутатор 10 на пропуск сигнала окончания преобразования с элемента И-НЕ 15, На информационный вход 18 преобразователя подается двоично-десятичный код числа, а на вход 24 преобразователя - строб с канала. Передним фронтом строб производит. начальную установку. (установку в нулевое состояние) регистров 5 и 16 и счетчика 13. По заднему фронту стробового сигнала производится запись двоично-десятичного кода в регистр 16. Задним фронтом стробового сигнала осуществляется перевод триггера 3 в единичное состояние, обеспечивающее переключение коммутатора 2 на инвертирование и пропуск кода с инверсного выхода регистра 16 на информационный вход этого регистра. Второй информационный вход преобразователя отключается, Коммута тор 9 высоким потенциалом переводится на пропуск сигнала с выхода генератора 12 на стробовый вход регистра 16 через элемент. ИЛИ 14, который открыт нулевым потенциалом, установленным на управляющем входе 23 преобразователя. После записи двоичнодесятичного числа в регистр 16 включается генератор импульсов 12. Счетчик 13 формирует первый адрес выборки двоичного эквивалента из блока 6 хранения эквивалентов. Двоичный эквивалент с выхода блока б подается на первый вход сумматора 7, где он суммируется с кодом, поданным с ре гистра 5 по второму входу сумматора 7.В первом такте работы устройства с выхода регистра 5 по второму входу сумматора 7 подается нулевой код, 40 так как регистр 5 обнулен, Код с.сумматора 7 через коммутатор 1 подается на информационный вход регистра 5. Выход старшего разряда регистра 16 управляет прохождением тактового 45 сигнала через элемент И 4 на стробовый вход регистра 5. В случае единичного значения старшего разряда регистра 16 элемент И 4 открывается, пропуская стробовый импульс с выхода 50 коммутатора 9, и код с выхода сумматора 7 заносится в регистр 5 двоичного кода, Если же старший разряд в регистре 16 имеет нулевое значение, то содержимое регистра 5 остается 55 неизменным.В следующем такте преобразования код в регистре 16 сдвигается на одинразряд в сторону старших разрядов.Счетчиком 13 формируется следующийадрес выборки двоичного эквивалентаиз блока 6. Содержимое регистра 16постоянно анализируется на нуль. Вслучае наличия нуля во всех разрядахрегистра 16 единичный поте,.нциал с выхода элемента И-НЕ 5, проходя черезкоммутатор 10, инвертируется и выключает генератор 12 импульсов, после чего в регистре 5 будет содержаться двоичный эквивалент двоичнодесятичного числа, записанного в регистр 16,Предлагаемое изобретение позволяет повысить среднюю скорость преобразования двоичного числа в двоично-десятичное по сравнению с устройством- прототипом, в котором двоично-десятичное число получается после опроса всех разрядов двоичного кода (быстродействие преобразователя-прототипа определяется разрядностью двоичного числа, предлагаемое устройство позволяет завершать преобразование, не формируя нулевые значения после4 последней значащей единицы двоичнодесятичного числа, т.е. сокращая время преобразования на число тактов, необходимое для формирования оставшихся нулевых разрядов); упростить устройство преобразователя за счет замены двоично-десятичного сумматора двоичным, меньшим по объему, исключения группы элементов И и схемы сравнения (замена двух групп элементов И с открытым коллектором или тремя состояниями на выходе двумя коммутаторами не приводит к увеличе" нию .аппаратурных затрат, введение элементов И, И-НЕ и коммутаторов компенсируется удалением группы элементов И); упростить согласование преобразователя со специализированными устройствами и процессорами вычислительных машин выпускаемых промьппленностью (если в преобразователе-прототипе в режиме преобразования двоично-десятичного кода в двоичный на входах двоично-десятичного числа код необходимо держать постоянно, то предлагаемый преобразователь после занесения кодов в регистры работает автономно, подтверждая свою готовность к очередному циклу работы выдачей сигнала низкого потенциала в канал).108 б 424 10 Ищипн вегасе 2243/46 Тихове 69 Феоиео ВШ Ветеит , г. УигородБписио улеПроектная,4 Обнуление регистров в устройствепрототипе производится путем подачинулевых кодов на входы устройства,на что затрачивается дополнительноевремя. Этот недостаток исключаетсяв предлагаемом преобразователе.