Псевдостохастическое устройство для деления двоичных чисел

(19) (11) 3(51) 6 06 Е 7/7 ОПИСАНИЕ ИЗОБРЕТЕН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 34 02 конструкбюро поанию дляефти Всесонного объеохастиЛфр и др.маши95- тельс 15/36 7. во 1соек торо-р . а ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(71) Специальное проектноторское и технологическоепогружному электрооборудобурения скнажин и добычиюзного научно-производствдинения Потенциал(54)(57) ПСЕВДОСТОХАСТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, со-, держащее регистры делимого и делителя, первый коммутатор, первая группа входов которого соединена с выходами разрядов регистра делителя, второй коммутатор, первую и вторую группы, элементов И, выходы которых соедине- ны соотнзтственно с второй группой входов первого коммутатора и первой группой входов второго коммутатора,ре. куррентньФ регистр Сдвига,ныходы разрядов которого соединены с соотнетствующими входами элементов И первойгруппы н прямой, а с входами элементов И второй группы - в обратной последонательности, первый счетчик, первый элемент И, выход которого соединен с входом первого счетчика, о тл и ч а ю щ е е с я тем, что, с цельповышения быстродействия, оно дополнительно содержит второй счетчик,регистр, третий коммутатор, второйэлемент И, элемент НЕ, вход которогосоединен с выходом первого коммутатора, а выход - с первым входом первого элемента И, выходы разрядов первого счетчика соединены с входами регистра, выходы разрядов которогодинены с второй группойвходов вго коммутатора, первый и второй выходы второго коммутатора соединены соответственно с вторым входом первого элемента И и с первым входом второго С элемента И, выходы разрядов регистра делимого соединены с первой группой Я входов третьего коммутатора, вторая группа входов которого подключена к выходам первой группы элементов И,ныход соединен с вторым входом вто рого элемента И, выход второго элемента И соединен с входом второго счетчика, выходы разрядов которого являются выходами устройства,Изобретение относится к вычислительной техник 1 может быть использонано в различных вычислительныхустройствах и н стохастических вычислительныхмашинах,Известно устройство для деления 5двоичных чисел, н котором используется датчик случайных чисел 1., Недостатком устройства являетсяапнарртурная сложность и отсутствиеуниверсальности. 10Наиболее близким по техническойсущности к предлагаемому являетсястохастическое устройство для деления двоичных чисел, содержащее регистрделимого, регистр делителя, рекурент ный регистр сдвига, первую и вторую.группу элементов И, первый и второйкоммутаторы, элемент И, счетчик, приэтом выходы разрядов рекуррентногорегистра сдвига соединены с соотнетстнующими входами элементов И первойгруппы в прямой, а с водами э.1 ементов И второй группы - н обратной последовательности, выходы элементов Ипервой группы соединены свторой груп 25пой входов первого коммутатора, а выходы элементов И второй группы соединены с нторой группой входов второгокоммутатора, первая группа входонпервого коммутатора присоединена квыходам регистра делителя, выход элеЗмента И соединен с входом счетчика.Для выполнения операции деленияосуществляется преобразование двоичных чисел н псевдослучайные последовательности, генерируемой датчиком З 5случайных чисел. Структура схемы известного устройства является неизмен"ной при любом значении делителя, чтообеспечивает его универсальность 2.Однако при требуемой точности порядка 2 " вычисление частного произ-водится за (2 -1) тактов, что можетл 2оказаться неприемлемым в быстродействующих вычислительных устройствах.Цель изобретения - повышение быст родействия.Поставленная цель достигается тем,что псевдостохастическое устройстводля деления двоичных чисел, содержащее регистры делителя и делимого,первый коммутатор; первая группа входов которого соединена с выходамиразрядон регистра йелителя, второйкоммутатор, первую и вторую группыэлементов И, выходы которых соединены соответственно с второй группой 55входов первого коммутатора и первойгруппой входов второго коммутатора,рекуррентный регистр сднига, выходыразрядов которого соединены с соответствующими входами элементов И пер вой группы в прямой, а с входами элементов И второй группы - в обратнойпоследовательности, первый счетчик,первый элемент И, выход которого соединен с входом первого счетчика, до полнительно содержит второй счетчик,регистр, третий коммутатор, второйэлемент И, элемент НЕ, вход которогосоединен с выходом первого коммутатора, а выход - с первым входом первого элемента И, выходы разрядов первого счетчика соединены с входами регистра, выходы разрядов которого сов-динены с второй группой входов второго коммутатора, первый и второй 1 выходы второго коммутатора соединенысоответственно с вторым входом первого элемента И и с первым входом второго элемента И, выходы разрядов регистра делимого соединены спервой группой входов третьего коммутатора,вторая группа входов которого подключена к выходам первой группы элементов И, а выход соединен с нторым входом второго элемента И, выход второго элемента И соединен со входом второго счетчика, выходы. разрядов которого являются выходами устройства,.На чертеже представлена блок-,схе- ма устройства.Схема содержит регистр 1 делимого, регистр 2 делителя, рекуррентный регистр 3 сдвига, первую 4 и вторую 5 .группы элементов И, первый б, второй 7 и третий 8 коммутаторы, первый 9 и второй 10 элементы И, первый 11 и второй 12 счетчики, регистр 13, элемент НЕ 14.Выходы разрядов регистров делимого 1 и делителя 2 соединены с первыми группами входов соответственно третьего 8 и первого б коммутаторов, Выходы разрядов рекуррентного регист" ра 3 сдвига соединены с соответствукщими входами элементов И первой группы 4 в прямой, а с входами эле-. ментов И второй группы 5 - в обратной последовательности. Выходы первой группы 4 элементов И соединены с вторыми группами нходов первого б и третьего 8 коммутаторон, а выходы второй группы 5 элементов И соединены с перной группой входов второго коммутатора 7, Выход первого коммутатора б через элемент НЕ 14 соединен с первым входом первого элемента И 9 второй вход которого совди" нен с первым выходом второго комму" . татора 7, а выход соединен с входом первого счетчика 11. Выходы разрядов первого счетчика 11 совдиненй с входами регистра 13, выходы разрядов которого соединвны с второй группой входов второго коммутатора.7. Второй выход второго коммутатора 7 соединенс первым входом второго алвмвнта И 10,второй вход которого соединен с выходом третьего коммутатора 8, а выход совдинвн с входом второго счетчика 12.Устройство работавт следукщим образом.-ивычислений производится нормализация двоичныхкодов делимого и делителя, разряды регистра 13 устанавли- .10ваются в единичные состояния, первый11 и второй 12. счетчики обнулены. С,момента подачи тактовых импульсовна шину сдвига рекуррентного регист-ра 3 на выходах каждого его разряда 5образуются псевдослучайные последовательности (М-последовательности)-.:импульсов, которые поступают на входы элементов И групп 4 и 5. С выхо-дов которых последовательности, имекщие математические ожидания, пропорциональные 2-(р=1, 2, и) поступают на вторые входы коммутаторов,6 - 8 первые входы которых подключе"ны соответственно к выходам разрядоврегистра 2 делителя, регистра 13 ирегистра 1 делимого. На выходах коммутаторов образуются псевдослучайныепоследовательности, математическиеожидания которых пропорциональны соответственно значениям делителя В,ЗОрегистра 13 делимого А. Последовательность с выхода элемента НЕ 14, подКлюченного к коммутатору 6, и последовательность с выхода коммутатора .7, коэффициент взаимной корреляции 35которых порядка 2 ", поступают на входы элемента И 9В первой итера"ции элемента И 9 образуется последо. вательность с математическим ожиданием, пропорциональным 1-В, которая декодируется первым счетчиком 11 за время, равное периоду М-последовательности, т,е. за 2 п"1 тактов . Одновременно последовательности с выходов коммутаторов 7 и 8, также имеюцие коэффициент взаимной корреляции 2-и, поступают на входы элемента И 10. На выходе элемента 10 образуется последовательность с математическиможиданием, пропорциональным А, которая декодируется п-разрядным счетчиком 12 за (2"-1) тактов. Через (2 п) так" тов работы содержимое счетчика 11 переписывается в регистр 13, счетчик 11 обнуляется и в устройстве выполняется следуюцая итерация,.ф В счетчике 11 и регистре 13 через .каждые 2 -1 тактов образуются двоичиные коды.чисел (1-В)ф, где к - номер итерации. Одновременно в счетчике 12 накапливается сумма чисел, каждое нз которых равно А(1 В)ф 1, т.е, реализуется степенной ряд (1).Через (л+1) итераций,. т.е. через (и+1) (2 д) тактов частное А/В, вычисленное с погрешностью порядка 2 ", воспроизводится в счетчике 12.Применение в предлагаемом устройтве узлов и связей между ними позЬолило повысить быстрддействие дели 6,тельного устройства в Ьраз пои+сравйению с прототипом йрисохранении заданной точности 2 и. лнал ППП фПатент",ужгород, ул. Проектная