Номер патента: 970461

Авторы: Исаева, Сидоренко, Чекалкин, Юхименко

ZIP архив

Текст

ои 970461 ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(31) М. Кп.з с присоединением заявки М(23) Приоритет 6 11 6 7/00 Государственный комитет СССР по делам изобретений и открытийОпубликовано 301082. Бюллетень М 40 Дата опубликования описания 30.10.82(71) Заявите 4) УСИЛИТЕЛЬ. 6 ЧИХШАНИ 15 Изобретение относится к электронной и вычислительной технике и пред"назначено, в частности для исполь-.зования в интегральных полупостоянных запоминающих устройствах (ЗУ). 5Известны подобные устройства,используемые вЗУ в качестве усилителей считывания,обеспечивающиеусиление сигнала, поступающего свыбранного запоминающего элемента 10накопителя до величины, достаточнойдля срабатывания посдедующих схем.Один из известных усилителейсчитывания содержит триггер, состоящий из двух инверторов, перекрестносвязанных между собой. Каждый инвертор включает ключевой транзистор итранзистор, являющийся нагрузкой,включенные последовательно. Нагрузки обоих интервалов соединены с 20первым источником напряжения питания,а их ключевые транзисторы подключенычерез общий дополнительный транзистор,управляемый сигналом, подаваемым иаего затвор, ко второму источнику напряжения, причем между первым и втоЙрым выходом схемы триггера включенпоперечный транзистор (1.Недостатками укаэанного усилителясчитывания являются малая чувствительность и низкое быстродействие вследствие того, что узловые емкости числовых шин непосредственно связаны с входами усилителя.Схема усилителя имеет два входа для приема инФормации из накопителя, в результате чего для обработки усилителя необходимо два входных сигнала, что затрудняет применение данных усилителей для считывания инФормации иэ ячеек накопителя, имеющих одну числовую шину.Наиболее близкий по технической ,сущности к предлагаемому усилитель ,считывания содержит триггерную схему, состоящую кз двух инверторов,перекрестно связанных между собой, причем каждый из инверторов содержит ключевой транзистор, последовательно сьединен.- ный с нагруэочньи транзистором,затвор и сток которого подключены к первому источнику питания, а исток ключевого транзистора соединен со вторым источником питания. Кроме тогб; между числовой шиной и соответствующим выходом триггера включен как минимум один барьерный транзистор, к стоку барьерного транзистора и числовой шине подключен сбросовый транзистор предварительной установки, на затвор которого поступает управляющий сигнал 2).Недостатками известного усилйтеля являются низкая чувствительность усилителя из-эа конструктивных и.технологических неоднородностей параметров цепей нагрузки, подключаемых ко входу усилителя, а также то, что . 5 схема имеет два входа для,приема информации из накопителя, в результате чего ля обработки усилителя необходимо два входных сигнала, что затрудняет применение усилителя для счиО тывания информации из ячеек накопителя, имеющих одну числовую шину.Цель изобретения - увеличение чувствительности и быстродействия усилителя считывания.5Поставленная цель достигается тем, что в усилитель считывания, содержащий управляющий транзистор, транзистор сброса и два перекрестно,связанных инвертора, каждый из которых состоит из последоват ,ьио соединены 2 О ключевого и нагрузочного транзисто" . ров, затворы и стоки нагрузочных транзисторов подключены к первому источнику питания, барьерные транзисторы и транзисторы сброса введены два каскада, каждый из которых состоит из зарядного, усилительного и разрядного транзисторов, причем стоки зарядных транзисторов каскадов подключены к первому источнику пи- . 30 тания, а истоки и затворы зарядных транзисторов соединены со стоками соответствующих транзисторов сброса и разряда, и истоками усилительных транзисторов, стоки которых подклю чены к истокам нагрузочных транзисторов, затворы усилительных тарнзисторов подключены к истокам соответствующих барьерных транзисторов, затворы транзисторов сброса, и затвор одного 4 О барьерного транзистора подключены к первой шине управления, затвор другого барьерного транзистора подключен ко второй шине управления, затвор другого барьерного транзистора подключен ко второй шине упр ления, а затвор управляющего транзистора - к третьей шине управления, истоки транзисторов сброса, разрядных и исток управляющего транзистора подклю чены ко второму источнику питания, 50 сток управляющего транзистора подключен к стокам ключевых транэисторову а .стоки барьерных транзисторов объединены и являются входом усилителя считывания. 55Транзисторы заряда выполнены со встроенным каналом.На Фиг. 1 представлена принципиальная электрическая схема усилителя считывания; на фиг. 2 - временная диаграмма управляющих н выходных сигналов.Усилитель содержит нагруэочные транзисторы 1 и 2, ключевые транзисторы 3 и 4, управляющий транзистор 5, 65 выходы 6,7, один барьерный транзистор 8, зарядный транзистор 9, усилительный транзистор 10, транзистор 11 сброса, разрядный транзистор 12, другой барьерный транзистор 13, зарядный транзистор 14, усилительный транзистор 15, транзистор 16 сброса, транзистор 17 разряда, выходы 18 и 19, вход усилителя 20 шины.Предлагаемый усилитель считываниязапоминает напряжение, поступающее.по числовой шине на вход усилителя20 в начельный момент времени, сравнивает его .с напряжением, поступаю-щим на вход усилителя в процессе считывания,информации и усиливает полу-,чаемый при этом незначительный раэностный сигнал. Рассмотрим подробнееработу схемы, начиная с того момента времени, когда на затворы транзисторов 1113 и 16 поступает первый,управляющий сигнал ф 1, напряжениекоторого равно Лог,О, на затвортранзистора 8 поступает второй управляющий сигнал Ф 1 , напряжениекоторого равно фЛог.О, а на зат,вор транзистора 5 поступает запускающий сигнал Ф 1, напряжение которого равно Лог.1. В результате этого стробируемый триггер, выполненный на транзисторах 1-5 включается запускающим сигналом ф 1 и устанавливается в состояние, определяемое информацией, считанной из.ячейки накопителя. С выходов триггерной схемы 6 и 7 сигнал поступает .на затворы транзисторов 12 и 17, вследствие чего на одном из выходов усилителя считывания формируется напряжение фЛог.Оф, а на другом - фЛог.1. После того, как на выходах усилителя 18 и 19 считывания сформировался сигнал, приходит второй управляющий сигнал ф 1 мд, напряжение которого равно фЛог.1 ф, и происходит предварительный заряд числовой шины, подключенной к входу 20 усилителя, до нулевого напряжения, которое через открытый транзистор 8 передается на емкость С 1. Когда на затвор транзистора 8 управляемого вторым управляющим сигналом Ф 1,дприходит напряжение фЛог.Оф, он запирается и на емкости С 1 запоминается напряжение, соответствующее исходному состоянию числовой шины. Одновременно с этим на затворы транзисторов 11,13 и 16 поступает. первый управляющий сигнал ф 1, напряжение которого равно фЛог.11 и начинается новыйцикл считывания информации из ячеек накопителя ЗУ. Информационный сигнал; считываемый из ячейки, формируется на входе20 усилителя и через открытый транзистор 13 передается на емкость С 2. Таким образом, на затворе транзистора 15 устанавли вается напряжение, определяемое информационным сигналом, считываемымиз ячейки, а на затворе транзистора10 устанавливаетсянапряжение, определяемое предварительным зарядом емкости числовой шины. Транзисторы 11и 16 открыты и подключают истоки транзисторов 10 и 15 к источнику напряжения П.о в результате чего образуются два делителя напряжения; первый из транзисторов 1, 10, 11 и 9,второй из транзисторов 2, 15, 16 и14, в которых усилительные транзисторы 10 и 15 играют роль переменныхсопротивлений,Геометрические размеры транзисторов 10 и 15 подобраны таким образом,что при изменении входного сигналав пределах нуль вольт, они работаютв линейном режиме и их коэФфициентусиления по напряжению равен 3. Навыходах 6 и 7 устанавливаются уровнинапряжений; определяемые проводи-.мостью транзисторов 10 и 15. С при"ходом отпирающего напряжения на затвор транзистора 5, напряжение на выходах 6 и 7, предварительно установленное до прихода запоминающего сигнала 1, обеспечивает надежный перебростриггера в заданное состояние.Если в процессе предварительного усиления потенциал на выходе 6оказался выше потенциала в узле 7,то при поступлении отпирающего на- .пряжения на затвор транзистора 5потенциал на выходе 6 быстра возрастает, а на выходе 7 продолжает понижаться. Понижение потенциала навыходе 7 приводит к уменьшению проводимости транзистора 12 и увеличениюпотенциала на выходе 18 усилителясчитывания за счет тока зарядноготранзистора 9. Транзистор 10 запирается и в дальнейшем не влияет на по" 40тенциал .на выходе 6. Возрастаниепотенциала на выходе 6 приводит котпиранию транзисторов 4 и 17, приэтом напряжение на выходе 19 усилителя считывания уменьшается, в результате чего увеличивается проводимость транзистора 15, что приводит.к снижению потенциала на выходе 7.Таким образом, предварительно установленное напряжение на выходах 6и 7 с приходом запускающего сигналаф 1 обеспечивает надежный перебростриггера в заданное состояние, Лавинообразный процесс опрокидывания триг-гера завераается тогда, когда на выходе 6 триггера устанавливается максимальное напряжение, равное форйула изобретения 1. Усилитель считывания, содержа-,щий управляющий транзистор, транзистор сброса и два перекрестно связанных инвертора, каждый иэ которых состоит из последовательно соединенныхключевого и нагруэочного транзисторов, затворы и стоки нагрузочныхтранзисторов подключены к первому источнику питания, барьерные транзисторыи транзисторы сброса,о т л и ч а ющ и й с я тем,что,с целью повышениябыстродействия и чувствительностиусилителя считывания,он содержит два каскада, каждый из которых состоит иэзарядного, усилительного и разрядного транзисторов, причем стоки зарядных ,транзисторов каскадов подключены к первому источнику питания, а истоки и затворы зарядных транзисторов соединены со стоками соответствующих транзисторов сброса и разряда и истоками усилительных транзисторов, стоки которых подключены к истокамнагрузочных транзисторов, затворыусилительных транзисторов подключены к истокам соответствующих барьерных транзисторов, затворы транзисторов сброса и затвор одного барьерного транзистора подключены к первой шине управления, затвор другого барьерного транзистора подключен к второй шине управления, а затвор управляющего транзистора - к третьей шине управления, истоки транзисторов сброса, разрядных и исток управляющего транзистора подключены к второму источнику питания, сток управляюб и.я.1 вор " Ооой- Мр1где О - пороговое напряжение транпорэистора с индуцированнымканалом;Ч - уровень ферми, равный 0,59;К - коэффициент влияния подложки. 65 При этом на противоположном выходе триггера 7 формируетсянапряжение, равное напряжению источника П= =0=011. Через 100-150 нс после переброса триггера на затвор транзис,тора 8 поступает отпирающий потенциал второго управляющего сигнала ф 1, в результате чего затвор транзистора 10 и запоминающая емкость С 1 подключаются к входу усилителя. Схема возвращается в исходное состояние и вновь готова к приему считываемой информации.Таким образом, разделение во времени процесса считывания с помощью управляющих и запускающего сигналов и применение данной схемы усилителя сЧитывания приводит к увеличению быстродействия на 30, уменьшению потребляемой мощности в 1,5 раза и получению чувствительности усилителя 150- 200 мВт.Предлагаемое техническое решение использовано в изделии, ожидаемый эФФект от применения которого составит 863,1 тыс; руб при годовом объеме выпуска 10 тыс. шт. схем в год, 970461ц го транзистора подключен к стокам ключевых транзисторов, а стоки барьерных транзисторов объединены и являются входом усилителя считывания.2. Усилитель по п. 1, о т л и ч аю щ и й с я тем, что, транзисторы 5 заряда выполнены .со встроенным ка- наломе Источники информации,принятые во внимание при экспертизе1. Заявка ФРГ 9 2.418.936,кл. С 11 С 7/00, 30,06.77.2. Заявка ФРГ Р 2.309.192,кл. 6 11 С 7/00, 09.01.75 (прототип)

Смотреть

Заявка

3282911, 29.04.1981

ПРЕДПРИЯТИЕ ПЯ Х-5737

СИДОРЕНКО ВЛАДИМИР ПАВЛОВИЧ, ЮХИМЕНКО ЮРИЙ АНАТОЛЬЕВИЧ, ЧЕКАЛКИН ВАЛЕРИЙ ПЕТРОВИЧ, ИСАЕВА СВЕТЛАНА НИКОЛАЕВНА

МПК / Метки

МПК: G11C 7/06

Метки: считывания, усилитель

Опубликовано: 30.10.1982

Код ссылки

<a href="https://patents.su/5-970461-usilitel-schityvaniya.html" target="_blank" rel="follow" title="База патентов СССР">Усилитель считывания</a>

Похожие патенты