Оперативное запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик р 11970462(1 М. Кл. с присоединением заявки Йо(23) Приоритет(3 11 С 11/00 Государственный комитет СССР ио делам изобретений и открытийДата опубликования описания 30.10. 82(54 ) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к запоминающим устройствам.Известно оперативное запоминающее устройство (ОЗУ), содержащее модули памяти, синхрониэирующий 1 енератор, вспомогательный адресный регистр .иузел управления, причем каждый модуль памяти содержит накопитель, ддресные и разрядные формирователи и переключатели, усилители воспроизведения, регистры адреса и числа, узел синхронизации, Формирователь етробов, схему контроля по четности, схему исправления кода и буферные регистры 1) .Недостатком этого устройства является отсутствие импульсного (коммутируемого )питания элементов и узлов электронного обрамления в модулях памяти, что приводит к дбполнительному потреблению мощности ОЗУ.Наиболее близким техническим ре-. шением к изобретению является оперативное запоминающее устройство, содержащее модули оперативной памяти и узел управления памятью, выходы и вход которого подключены соответственно к группе шнн ФОбращенияф, к двум группам адресных и информационных шин, каждый модуль оперативнрй памяти содержит накопитель, первыйвход которого соединен с выходом фформирователя адресных токов, а выход и второй вход его соединены сразрядным блоком, другие входы и выход которого соединены соответственно с третьим выходом распределителяимпульсов, с первым выходом коммутатора питания, двумя выходами второго коммутатора питания и двумя группами инФормационных шин, входы Формирователя адресных токов соединены, соответственно с второй группой адресных шин со вторыми выходами рас"пределителя импульсов и первого коммутатора питания, третий выход которого соединен с первым входом распределителя импульсов, первые входыкоммутаторов питания и шифраторасоединены с соответствующими выходами блока питания, второй вход второго коммутатора питания соединенс четвертым выходом распределителяимпульсов, второй вход которого сое динен с группой шин фОбращенняфф,а третий в . с первым выходом шифратора, второй вход которого соединен спервойгруппой адреснь.с шин 2).Однако это устройство не обеспе чивает снижения мощности, потребля970462 Поставленная цель достигается тем,10 что в оперативном запоминающем уст" ройстве, содержащем блок управления,/источник питания и блоки памяти, каждый из которых состоит из накопителя, первый вход которого соединен с выходом формирователя адресных токов,а выход и второй вход накопителя соединены с одними из входов и выходовразрядного блока, другие входы и выходы которого соединены соответствен но с первыми выходами распределителя импульсов и первого коммутатора,выходаМи Второго коммутатора, информационными выходами и входами блока Управления, входы формирователя ад", 25 ресных токов соединены соответственно с одним из адресных выходов блока управления, со вторыми выходами распределителя импульсов и первого коммутатора, третий выход которого сое дннен с первым входом распределителя импульсов, первые входы коммутаторов и шифратора соединены с первым выводом источника питания, второй. вход второго коммутатора соединен с третьим выходом распределителя импульсов, второй вывод источника питания подключенк третьему входу второго коммутатора, второй вход распределителя импульсов подключен к первому выходу шифратора, третий вход40 распределителя импульсов и вторОй вход шифратора соединены соответственно с выходом 1 Обращениеф блоКа управления и с другим адресным выходом. блока управления, в кадый блок 45 памяти введены элемент задержки, уси" литель, элемент ИЛИ, триггер и элемен И, первый и второй входы которого подключены соответственно ко второму выходу шифратора и выходу 50 элемента задержки, первые входы элемента задержки и элемента ИЛИ подключены ко входу Обращениеф блока управления, второй вход элемента ИЛИ соединен с четвеРтым выходом Распре-. делителя импульсов, выход элемента И соединен с первым входом триггера, .второй вход которого соединен с выходом элемента ИЛИ, выход триггера подключен к первому выходу усилителя, выход которого соединен со вто рым входом первого коммутатора, вторые входы элемента задержки и усилителя и третьи входы триггера, элементов И и ИЛИ соединены с первым выводом источника питания. 65 емой ОЗУ в режиме обращения, так как во. время обращения к данному ОЗУ питающие напряжения подаются на все блоки и элементы электронного обрамления, что вызывает повышенное потребление мощности ОЗУ большой ин формационной емкости.Цель изобретения - снижение пот,ребляемой устройством мощности. На фиг. 1 изображена функциональная схема оперативного запоминающегоустройства; на фиг. 2 - временныедиаграммы, поясняющие работу этогоустройства.Устройство (фиг. 1) содержит бло-.ки 1 памяти, блок 2 управления, источник 3 питания., Блок 2 имеет выход 4 Обращение, адресные выходы5 и 6, информационные выход 7 и вход8. Каждый блок 1 содержит накопитель9, формирователь 10. адресных токов,Разрядный блок 11, первый 12 и второй 13 коммутаторы, распределитель14 импульсов, шифратор 15, элемент 16,задержки, элемент И 17, элементИЛИ 18, триггер 19 и усилитель 20.Устройство работает следующим об"разом.В перИод обращения к устройствупо интерфейсным связям (данные связина Фиг. 1 не показаны) в блок 2 управления от внешних устройств подаются байты адреса, байт слова толькопри выполнении операции фЗапись,а также сигнал признака операции, которые фиксируются в блоке 2.Байты адреса определяют номер блока 1 памяти и адрес ячеек памяти, ккоторым осуществляется обращение ввыбранном блоке 1.Сигнал признака операции определяет основные операции ОЗУ, т,е. 1 За"пись или фСчитываниеф.Блок 2 организует обращение к блокам 1 согласно принятому от внешнихустройств коду адреса и признака операции,С выхода 4 блока 2 в блоки 1 поступают сигналы начального сбросаНСБР,.СТАРТ (фиг. 2) и сигнал признака операции. Выдача байтов адреса,байта слова, а также сигнала признака операции в блоки 1,осуществляетсяпо сигналу НСБР. Параллельный код адреса, поступающий с выхода 5 блока 2,подается на входы шифратора 15. Количество разрядов адреса зависит отчисла блокоВ 1 в структуре ОЗУ. Номер конкретного блока 1 набирается вшифраторе 15 с помощью элементов коммутации в двоичном коде. При совпадении кода адреса с номером блока 1на выходах шифратора 15 формируетсясигнал А положительной полярности(фиг. 2) .Параллельный.код адреса, поступа"ющий с выхода 6 блока 2, определяетадрес ячеек памяти в выбранном блоке 1. Сигнал КСБР подается на первыевходы элемента 16 задержки и элемен- .та ИЛИ 18. Этот сигнал через элементИЛИ 18 подается на вход триггера 19.По переднему Фронту сигнала НСБР осу"ществляется установка триггера 19 висходное ф 01-состояние после включения питания всего устройства иподтверждение исходного состояниятриггера 19 в процессе работы в каждом цикле обращения. Задержанный сигнал начального сброса НСБРЗ с выхода,элемента 16 задержки поступает навторой вход элемента И 17.Сигнал А с выходов шифратора 15 5подается на вход распределителя 14импульсов и на первый вход элемента И 17, Этот сигнал разрешает установку триггера 19 в 1-состояниепо переднему фронту сигнала НСБРЗ и 10обращение к выбранному блоку 1 попереднему фронту сигнала СТАРТ. Навыходе триггера 19 Формируется сиг"нал С положительной полярности, который через усилитель 20 обеспечивает включение первого коммутатора 12,а, следовательно, и подачу питающегонапряжения к распределителю 14 им-,пульсов, к формирователю 10 адресныхтоков и к разрядным Формирователям 2 Отоков, которые являются частью разрядного блока 11. По спаду импульсного сигнала НСБР осуществляется установка элементов распределителя 14импульсов в исходное состояние. 25С приходом сигнала СТАРТ в выбранном блоке 1 осуществляется запускраспределителя 14 импульсов и организуется цикл обращения Тц. Распределитель 14 импульсов формирует в циклеобращения сигналы управления Формирователем 10 адресных токов, разрядным блоком 11 и вторым коммутатором13. Второй коммутатор 13 включаетсяпо,сигналу 0 положительной полярности и обеспечивает подключение питающих напряжений к другой части разрядного блока (усилители считывания)только на время, необходимое длясчитывания информации.После окончания цикла обращения 40распределитель 14 импульсов формирует сигнал В положительной полярности,который подается на вход элементаИЛИ 18,По переднему фронту сигнала В,.45поступающему с выходов элементаИЛИ 18 на вход триггера 19, осуществляется установка его в исходноефОф-состояние и осуществляетсявыключение первого коммутатора 12.Таким образом, длительность сигналаС определяется интервалом временимежду передними фронтами сигналовНСБРЗ и В. В режиме хранения информации питающее напряжение постоянноподключено к шифратору 15, триггеру19, усилителю 20, к элементу 16 задержки и к элементам И 17, ИЛИ 18.При необходимости питающие напряжения подаются на элементы накопителя9, которые обеспечивают режим хране Ония информации,С выхода 7 блока 2 перед началомобращения (по переднему Фронту НСБР)при выполнении операции фЗаписьфна информационные входы разрядного 65 блока 11 всех блоков 1 поступает байт слова из блока 2 управления.После выполнения операции Считываниеф байт слова с выходов разрядного блока 11 выбранного блока 1 поступает на вход 8 блока 2.Технико-экономическое преимущество предлагаемого устройства заключа": ется в снижении потребляемой устройством мощности, которое составляет около 30.формула изобретенияОперативное запоминающее устройство, содержащее блок управления,.источник питания и блоки памяти,каждый из которых состоит из накопителя, первый. вход которого соединенсвыходом формирователя адресных токов, а выход и второй вход накопителя соединены с одними из входови выходов разрядного блока, другиевходы и выходы которого соединены 1 соответственно с первыми выходамираспределителя импульсов и первогокоммутатора, выходами второго коммутатора, инФормационными выходами ивходами блока управления, входы формирователя адресных токов соединенысоответственно с одним из адресных выходов блока управления, с вторымивыходами распределителя импульсов ипервого коммутатора, третий выходкоторого соединен с первым входом распределителя импульсов, первые входы коммутаторов и шифратора соеди" иены с первым выводом. источника питания, второй вход второго коммутатора соединен .с третьим выходом распределителя импульсов, второй вывод источника питания подключен к третьему входу второго коммутатора, второй вход распределителя импульсов подключен к первому выходу шифратора, тре" тий вход распределителя импульсов и второй вход шифратора соединены соответственно с выходом фОбращениеф блока управления и с другим адресньаа выходом блока управления, о т л и - ч а ю щ е е с я тем, что, с целью снижения потребляемой устройством мощности, в каждый блок памяти введены элемент задержки, усилитель, элемент ИЛИ, триггер и элемент И, первый и второй входы которого подключены соответственно к второму выходу,шифратора и выходу элемента задержки, первые входы элемента задержки и элемента ИЛИ подключены к входу Обращение блока управления, .второй вход элемента ИЛИ соединен с четвертью выходом распределителя им" пульсов, выход элемента И соединен с первым входом триггера, второй вход которого соединен с выходомэлемента ИЛИ, выход триггера подклю-;чен к первому;выходу усилителя, выход которого соединен с вторым входом первогЬ коммутатора, вторые .входы элемента эадераки и усилителя итретьи входы триггера, элементов Ии КЛИ соединены с первым выводом ис"точника питания. источники информации,принятые во внимание при экспертизе 1. Запоминающие устройства современных ЭЦВИ. Под ред. А,А. Крупского, М., фИирф, 1968, с. 155-1605 2. Авторское свидетельство СССР.г оставитель В. Рудаков ехредЛ.Пекарь. Корректо акаэ 8397/б ППП фПатен Уагород, ул. Проектна Фн Редактор А. Власенко ВНИИПИ Г по дел 113035, Мос