Ячейка памяти для буферного запо-минающего устройства

,ЗлЮентнс теь св "1 е тв щчю:ение е" Ь ОПИИЗОБРЕТЕНИЯ Союз Советских СоциалистическихРеспублик .(23) Приоритет Государствеииыи комитет СССР по делам изобретеиий и открытийДата опубликования описания 2 30 1.81(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ ВУФЕРНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Изобретение относится к автоматике и предназначено для накопленйя информационных сигналов в порядке их поступления.Известно устройство, содержащее группы последовательно соединенных запоминающих ячеек и соответствующие каждой такой группе управляющие ячей- ки 1,Недостатком данного устройства является последовательное прохождение информационного сигнала через группы запоминающих ячеек в соответствующую запоминающую ячейку,что сни" жает быстродействие такого устройства.15Известно буферное запоминающее устройство, содержащее группу после" довательно соединенных каскадов, в каждый из которых входит запоминающая ячейка и управляющая. янейка 12. 20Недостатком такого устройства является низкое быстродействие вследствие передачи информации в соответству. ющую запоминающую ячейку через предшествующие ячейки,а также низкая на дежность из-за возможной потери инфор- мации при переносе ее в соответствующую запоминающую ячейку вследствие независимой работы запоминающих и упРавляющих ячеек. 30 2Наиболее близким по техническойсущности к предлагаемому являетсябуферное запоминающее устройство,содержащее управляющие и запоминающие ячейки, состоящие иэ четырехтрехвходовых элементов И-НЕ, а управляющая ячейка состоит нэ элемента 3 И"ИЛИ, первый и второй. входы первойгруппы входов которого соединены ссоответствующими элементами И-НЕзапоминающей ячейки этого каскада,третий вход первой группы входов соединен с соответствующей входной шиной, а выход элемента 3-2 ИИЛИ соединен с первым входом второй группывходов этого элемента, со входом подготовки и вторым входом второй группы входов элемента 3-2 ИИЛИ предыдущего каскада, а вход установки последнего каскада является входом установки всего устройства 3.Недостатком данного устройства является его сложность, выражающаясяв значительных затратах элементов ибольшом количестве связей между ними.Цель изобретения - упрощение ячейки памяти для буферного запоминающего устройства (БЗУ),Поставленная цель достигается тем,что в ячейке памяти для буферного запоминающего устройства, содержащей два запоминающих элемента, выполнен-ийе на ЗК-триггерах, элемент управления,выполненный на. элементе И-НЕ, две информационные шины, шину сброса и шину формирования .О, в ней 5 К-входы 3 К-триггеров подсоединены к шине формирования -0 нулевой выход первого ДК-триггера соединен с одним из входов элемента И-НЕ и -входом второго ЭК-триггера, С-входы р ЗК-триггеров соединены соответственно с информационными шинами, В-входы 3 К-триггеров подключены к шине сброса, другой вход элемента И-НЕ подсоединен к нулевому выходу второго ЗК-триггера и Э-входу первого ЭК- триггера, выход элемента И-НЕ соединен свыходом ячейки памяти.На чертеже изображена функциональная схема предлагаемой ячейки памятиУстройство соедржит первый и вто рой 3 К-триггеры 1 и 2, элемент И-НЕ 3, информационные шины 4 и 5, шину сброса б, шину 0 7 и шину 8 сигнала переполнения.На чертеже представ. лен один из вариантов буферного ЗУ, 25 выполненный на предлагаемой ячейкепамяти.Устройство работает следующим образом.В исходном состоянии триггеры 1 ЗОи 2 обнулены. На шине 7 присутствуетсигнал ф 1, ЭК.-триггеры 1 и 2 первой ячейки готовы для приема информации по информационным шинам 4, 5, накоторых присутствует. сигнал О, ,353 К-триггеры 1 и 2 последующих ячеекзакрыты сигналом 0, поступающимс элементов И-НЕ 3 предыдущих ячеек,на два входа которых поступают сигналы 1 с инверсныХвыходов двух 43 К-триггеров 1 и 2 каждой ячейкипамяти.При поступлении первого импульсного сигнала ф 1 по информационнойшине 4 или 5 срабатывает соответству,ощий ЭК-триггер 1 первой ячейки па.мяти и своим, сигналом с инверсного выхода на )-вход запрещает работу другого ЭК-триггера 2 этой же ячейкипамяти, а через элемент И-НЕ 3 сигналом1 ф с его выхода на обнуляющие входы разрешает работу ЭК-триггера 1 следующей ячейки памяти. Поступление следующих импульсных сигналов на сработанный дК-триггер 1 не изменяет е 1"о состояния, так как К-вход каждого 3 К-триггера 1 подклю чен к шине 6. В дальнейшем устройство работает аналогичным образом.При поступлении информации в последМф нюю ячейку памяти с выхода ее элемента И-НЕ 3 снимается сигнал 1 о переполнении устройства,.Таким образом, предлагаемая ячейка памяти для буферного запоминающего устройства, запоминающие элементы которой выполнены на )К-триггерах типа 134 ТВ 14 с необходимыми связями, а элемент управления - на простом элементе И-НЕ, по сравнению с прототипом, проще и,требует микросхем на 50 меньше, а связей - на 40. Формула изобретенияЯчейка памяти для буферного запоминающего устройства, содержащая двазапоминающих элемента, выполненныена ЭК-триггерах, элемент управления,выполненный на элементе И-НЕ, двеинформационные шины, шину сброса ишину формирования 0, о т л ич а ю щ а я с я тем, что, сцелью упрощения ячейки памяти, в нейК-входы ДК-триггеров подсоединенык шине формирования .0, нулевойвыход первого ЭК-триггера соединенс одним из входов элемента И-НЕи )-входом второго ЭК-триггера,С-входы ЭК"триггеров соединенысоответственно с информационнымишинами, й-входы 3 К-триггеров подключены к шине сброса, другой входэлемента И-НЕ подсоединен к нулевому выходу второго ЭК-триггера и3-входу первого ЭК-триггера, выходэлемента И-НЕ соединен с выходомячейки памяти.Источники информации,принятые во внимание при экспертизе1. Патент США 9 3588847,кл. С 11 С 7/00, опублик. 1971.,2. Патент Великобритании 9 1293032,кл. С 11 С 9/00, опублик. 1972.3. Авторское свидетельство СССРпо заявке Р 2640143, кл. 6 11 С 9/0010,07.79 (прототип).798998 Составитель А. В р н ва Техред ТМаточка КорректН, Швы я т Кугр Тираа 656 дарственного хамит ам изобретений и отк а, Ж-З 5, Рауыскаяе Пп ффПатеитф ная,ород, ул. Про филиа аэ 10079/76ВНИИПИ Гопо дел113035, Мос Подписнта СССРытийаб., д, 4/