Преобразователь двоичного кода в код с произвольным весом младшего разряда

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19 114 Н 03 М 7/12 ЕНИЯ :"31" А ВТОРСКОМ ИДЕТ ЕЛЬС У 2 ельство СССР7/12, 1977,ьство СССР7/12, 17.12.8ДВОИЧНОГО КОДАВЕСОМ МЛАДШЕГО ся к вычислиой измериет быть иснани нием Цель ие т кодаезульиз ователя тем,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ОПИСАНИЕ И(54) ПРЕОБРАЗОВАТЕЛЬВ КОД С ПРОИЗВОЛЬНЫМРАЗРЯДА 57) Изобретение относиельной технике и цифровельной аппаратуре и можользонано для преобразопрограммируемым отношеата и исходного числа,етения является повышенбыстродействия преоброставленная цель достиг что в преобразователь, содержащиивыходной счетчик 17, регистр 14, сумматор 13, первый блок 10 памяти констант,двоичный счетчик 6, первый 7 ивторой 8 дешифраторы, генератор 1 импульсов, первый 2 и второй 16 элементь 1 И,введены второй блок 11 памятиконстант, буферный регистр 9, делитель 5 частоты, элемент НЕ 15, формирователь 12 и триггер 3. Причемвыходы блоков 10 и 11 памяти константподключены к входам сумматора 13, нь 1 ход переполнения которого через элементы НЕ 15 и И 16 подключен к счетномувходу выходного счетчика 17, информационный вход которого соединен с ныходом регистра 14, Адресные входыблоков памяти констант 10 и 11 соединены с выходом буферного регистра 9,а выход триггера 3 управляет старшимадресным входом первого блока 10памяти констант, 1 ил.5708 5 10 15 20 25 3035 40 45 50 буферного регистра 9 (и в двоичныйсчетчик 6), является адресом соответствующего произведения н первомзапоминающем устройстве 10, При достижении вторым делителем 5 частотысостояния, соответствующего срабатыванию дешифратора 8 по второму выходу, происходит включение в активноесостояние второго блока 11 при одно(переводе блока 10 н третье состояние), На адресные входы второго блока 11 поступает код младших разрядов преобразуемого числа. На выход блока 11 выдается код, соответствующий произведению веса младшего разряда преобразуемого кода на число, представленное в указанных младших разрядах,Таким образом, в процессе преобразования кода, происходит последовательное считывание информации из блоков и суммирований с накоплением результата н выходном счетчике. Воз 1 132Изобретение относится к цифровойвычислительной технике, к цифровойизмерительной аппаратуре. и можетбыть использовано для преобразованиякода числа в соответствии с программируемым значением отношения результата и исходного числа.Цель изобретения - повышение. точности и быстродействия преобразонателя.На чертеже изображена схема преобразователя кода.Преобразователь содержит генератор 1 импульсов, элемент И 2, триг,гер 3, выход 4 преобразователя, делитель 5 частоты, двоичный счетчик 6,дешифратор 7 и 8, буферный регистр 9,блок 10 памяти констант, второй блок11 памяти констант, .формирователь 12импульсов, сумматор .13, регистр 14,элемент НЕ 15, элемент И 16, выходной счетчик 17, вход 18 установки,информационный вход 19,. Преобразователь работает следующим образом,В исходном состоянии, соответствующем началу работы устройства, н двоичный счетчик 6 записи записан кодстарших разрядов преобразуемого числав буферный регистр 9 записан полныйкод преобразуемого числа, регистр 14и выходной счетчик 17 установлены висходное - нулевое состояние. Формирователь 12 в исходном состоянии формирует сигнал записи в младшие разря-,ды счетчика 17 и управляет работойгенератора 1 импульсов. Триггер 3 приустановке исходного состояния сигналом по входу 18 приводится в единичное состояние., при котором делитель 5частоты удерживается в нулевом состоянии. При этом сигнал на первом выходе дешифратора 8, воздействуя на первый блок 10 памяти констант, включаетуказанный блок в активное состояние,н то время как второй блок 11 находится в третьем состоянии (выходы ввысокоимпендансном состоянии).При поступлении импульсов генератора через открытый элемент И 2 навход двоичного счетчика 6 происходитпоследовательное вычитание из содержимого счетчика до появления сигналазаема на выходе дешифратора 7, Вы"ходной импульс последнего записываетв триггер 3 логический ноль, что приводит к закрыванию элемента И 2 иразблокировке делителя 5 частоты. В процессе работы на вычитание двоичного счетчика 6 с каждым нычитаемымимпульсом, поступающим на вход двоичного счетчика 6, производится суммирование целой части веса младшего разряда двоичного счетчика 6 с помощьюсумматора 13, регистра 14, элементаНЕ 15, элемента И 16 и ныходного счетчика 17. При этом регистр 14 срабатынает по перепаду логических уровнейсигнала на нхоце Синхронизации. Сигнал переноса с выхода сумматора 13через элемент НЕ 15 и элемент И 16передается на суммирующий вход старших разрядов выходного счетчика 17,Вес младшего разряда двоичного счетчика 6 выдается н виде соответствующего кода на выход первого блока 10и н течение всего времени нахождениятриггера 3 н единичном состоянии.После установки триггера 3 выходнымимпульсом дешифратора 7 н нулевоесостояние изменяется адрес на входепервого блока 10 и на его выход поступает код, соответствующий произведению числа, введенного н двоичный счетчик 6 на дробную часть веса младшего разряда указанного счетчика. При этом код, введенный в старшие разряды временном отключении первого блока 10 никающие н сумматоре 13 переносы учитываются путем суммирования этихпереносов н форме счетных импульсов,поступающих через открываемый сигналом переноса элемент НЕ 15, элемент708 з1325 И 16 на суммирующий счетный вход старших разрядов счетчика. В выходном счетчике 17 в конце работы устройства образуется преобразованный. 5 , код, который выдается на выход 4.Преобразование заканчивается в момент переключения делителя 5 частоты из состояния, при котором возбужден второй выход дешифратора 8, 10 в следующее состояние, При этом по перепаду сигнала на первом входе формирователя 12 на его выход выдается единичный сигнал, который, поступив на вход генератора 1 импульсов, блокирует выдачу тактовых импульсов, поскольку младшая часть счетчика 17 во время преобразования находится в режиме записи, то состояние регистра 14 оказывается пере писанным в соответствующие разряды счетчика 17, Следующий цикл преобразования начинается после прихода очередного импульса на вход 18 установки исходного состояния, 25Структура предлагаемого преобразователя позволяет за счет расширения числа выходов дешифратора 8 и соответствующего числа блоков памяти констант увеличить секционирование выходного счетчика. Наличие счетных цепей в младших разрядах выходного счетчика 17 позволяет принимать дополнительную поправку в число-импульсном коде от независимого источника.П р и м е р. Пусть отношение весов младших разрядов результата преобразования и входного кода составляет 0,3346652, а преобразуемое число представлено 16-разрядным двоичным кодом. В первом блоке 10 памяти кон стант хранятся веса младшего разряда двоичного счетчика 6. Исходя из имеющейся элементной базы запоминающих устройств (микросхемы 556 РТ 7) с орга низацией 2048 х 8 выбирают вариант с 8-разрядным сумматором 13. Определяют максимальное число младших разрядов входного кода, которые можно преобразовать непосредственно во втором блоке 11 памяти.Максимальное число, код которого с учетом восьми выходных разрядов блока памяти, можно непосредственнооиспользовать в качестве адреса во втором блоке 11 памяти, код числа равен 761,95553. Это число соответствует девяти разрядам преобразуемого двоичного кода, так как емкость десяти разрядов составляет1024, Таким образом, девять младшихразрядов входного кода, записанные вбуферном регистре 9, преобразованыв код с новым весом разряда непосредственно с помощью второго блока11 памяти,Оставшиеся семь старших разрядовпреобразуемого кода также записываются в буферный регистр 9 и адресуют впервый блок 10 памяти. Определяютвес младшего разряда двоичного 7-разрядного счетчика 6, в который такжезаписываются старшие семь разрядовпреобразуемого кода. В преобразуемомкоде этот разряд является десятым,т.е. имеет вес 512 единиц младшегоразряда преобразуемого кода. С .учетомтребуемого соотношения весов результата преобразования и исходного кодаполучают вес младшего разряда двоичного счетчика 6, равный 171,34858. Впервом блоке 10 памяти заносится кодчисла 171 во все ячейки, соответствущие единичному состоянию триггера 3;В процессе вычитания иэ содержимогодвоичного счетчика 6 произведеносуммирование чисел 171 столько раз,сколько соответствует введенному всчетчик 6 исходному коду, т.е. происходит умножение на 17 1 и результатэафиксируется в счетчике 17 результата. При установке триггера 3 в нулевое состояние на выход первого запоминающего устройства поступает одноиз произведений П,. = И; 0,34858, где П; - произведение;И; - число, представленное встарших семи разрядах преобразуемого кода (максимальное значение Х макс = 1270,34858 - дробная часть веса младшего разряда старшихсеми разрядов преобразуемогочисла.Для максимального числа И ,=127мсек на выходе первого запоминающего устройства 10 сформирован код целой части числа, равный 44,26966.Дробная часть при этом отброшена и входит в погрешность преобразования.Иэ примера видно, что максимальное значение погрешности в предлагаемом устройстве не превысит двух единиц младшего разряда результата преобразования, которое возникает при отбра132570 Составитель Н. ШелобановаРедактор Н, Бобкова Техред И.Попович Корректор В, Бутяга Заказ 3125/56 Тираж 901 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная,сывании дробных частей для чисел, представленных в первом блоке 10.(при нулевом состоянии триггера 3), а также для чисел, представленных во втором блоке памяти, Время преобразования в предлагаемом устройстве при частоте 1 МГц составляет около 130 мкс,/ Формула изобретения Преобразователь двоичного кода в 0 код с произвольным весом младшего разряда, содержащий выходной счетчик, регистр, сумматор, первый блок памяти констант, двоичный счетчик, первый и второй дешифраторы, генератор 15 импульсов, первый и второй элементы И, первые входы которых соединены с выходом генератора импульсов, разрядный выход сумматора соединен с информационным входом регистра, выход 20 которого соединен с первым входом сумматора, выход первого элемента И соединен со счетным входом двоичного счетчика, выход которого соединен с входом первого дешифратора, выход выходного счетчика является выходом преобразователя, вход установки которого соединен с входами сброса выходного счетчика, двоичного счетчика и регистра, о т л и ч а ю щ и й с я ЗО тем, что, с целью повышения точности и быстродействия, в него введены второй блок памяти констант, буферный регистр, делитель частоты, формирователь импульса, элемент НЕ и 35 триггер, вход установки которого сое 8 6динен с входом установки преобразова.теля и входами сброса формирователяимпульса и буферного регистра, выходы которого соединены с адреснымивходами первого и второго блоковпамяти констант, входы управления выдачей которых соединены соответственно с первым и вторым выходами второгодешифратора, вход которого соединенс выходом делителя частоты, информационный вход которого соединен с выходом генератора импульсов, с тактовыми входами регистра и первого дешифратора, выходы которых соответственносоединены с информационными входамивыходного счетчика и входом сбросатриггера, выход которого соединен суправляющим входом делителя частоты,вторым входом первого элемента И и.входом старшего разряда адреса первого блока памяти констант, выходкоторого соединен с вторым входомсумматора и выходом второго блока памяти констант, выход переноса сумматора через элемент НЕ соединен с вторым входом второго элемента И, выходкоторого соединен со счетным входомвыходного счетчика, вход записи которого соединен с выходом формирователя,управляющий вход которого соединен свторым выходом дешифратора, а выходформирователя соединен с управляющимвходом генератора импульсов, информационный вход преобразователя соединенс информационными входами двоичногосчетчика и буферного регистра.